【導(dǎo)讀】在數(shù)字通訊的系統(tǒng)中，數(shù)字信號在傳輸?shù)倪^程中容易受到干擾，造成碼元波形破壞，使得接收端接收到的信號發(fā)生錯誤的判決。為了提高信息傳輸?shù)臏蚀_性，我們引進了差。該項技術(shù)應(yīng)采用了可靠而且有效的信道編碼方法來實現(xiàn)。可以糾正差錯的編碼。漢明碼編譯碼器是目前最為常用的數(shù)字通信內(nèi)部器件之一，它被。廣泛地應(yīng)用在網(wǎng)絡(luò)傳輸、存儲器校驗糾錯以及數(shù)據(jù)安全中。譯碼源程序,還通過QuartusII軟件實現(xiàn)仿真。通過了解漢明碼的理論知識來掌握漢明碼的譯碼原理，然后經(jīng)過理解和分析設(shè)計出。漢明碼譯碼器的編程和仿真實現(xiàn)。同時根據(jù)需要，選擇了合適的FPGA的芯片和外圍元。器件，設(shè)計出外圍硬件的原理圖，將理論和實踐結(jié)合起來。

　　

【正文】 的轉(zhuǎn)折期。今后根據(jù)用戶的需要將 不 斷開發(fā)出速度更高，能滿足用戶價格條件及能成倍增加 I/O 引腳的新型器件，以擴大用戶的選擇范圍 [3]。 FPGA 的發(fā)展 趨勢 了解 FPGA 的近年來發(fā)展后，最后也必須了解一下 FPGA 業(yè)者的發(fā)展趨勢，事實上90 年代后期 FPGA 市場就已經(jīng)過一番激烈整合，許多業(yè)者不是退出 PLD(可程序化邏輯裝置 )市場，就是出售其 PLD 業(yè)務(wù)部門，或?qū)?PLD 業(yè)務(wù)部門分立成獨立公司，或購并等。 時至今日， FPGA 市場的主要業(yè)者僅剩數(shù)家，包括 Altera、 Xilinx(賽靈思，過去稱為：智霖科技 )、 Actel、 Atmel、 Lattice、 Quick Logic 等，不過 20xx 年 11 月 Quick Logic也確定淡出 FPGA 市場，并轉(zhuǎn)進發(fā)展 CSSP(Customer Specific Standard Product)： Altera與 Xilinx 已經(jīng)成為 FPGA 領(lǐng)域的「可口可樂」與「百事可樂」。言下之意就是，除此之外第三家 FPGA 業(yè)者，很難有竄頭的機會 [12]。 話雖如此，但 FPGA 領(lǐng)域依然有新興業(yè)者出現(xiàn)，例如 Achronix Semiconductor、 Math 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 16 Star 等。且除了單純數(shù)字邏輯性質(zhì)的可程序邏輯裝置外，混訊、模擬性質(zhì)的可程序邏輯裝置也展露了頭角，例如 Cypress Semiconductor 的 PSoC(Programmable SystemonChip)即具有可組態(tài)性的混訊電路，或如 Actel 公司也提出可程序化的混訊芯片： Fusion，或者也有業(yè)者提出所謂的現(xiàn)場可程序化模擬數(shù)組 (Field Programmable Analog Array； FPAA)等，相信這些都能為可程序化芯片帶來更多的發(fā)展動能。 FPGA 技術(shù)正處于高速發(fā)展時期，新型芯片的規(guī)模越來越大，成本也越來越低，低端的 FPGA 已逐步取代了傳統(tǒng)的數(shù)字元件，高端的 FPGA 不斷在爭奪 ASIC 的市場份額。FPGA 技術(shù)的發(fā)展趨勢為 [3]： (1) 大容量、低電壓、低功耗 FPGA ： 大容 量 FPGA 是市場發(fā)展的焦點。 FPGA 產(chǎn)業(yè)中的兩大霸主： Altera 和 Xilinx 在超大容量 FPGA 上展開了激烈的競爭。 20xx 年 Altera 推出了 65nm 工藝的 StratixIII 系列芯片，其容量為 67200 個 L E (Logic Element，邏輯單元 )， Xilinx 推出的 65nm工藝的 VitexVI系列芯片，其容量為 33792個 Slices (一個 Slices約等于 2 個 L E)。 由于 采用深亞微米 (DSM)的半導(dǎo)體工藝后，器件在性能提高的同時，價格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對 FPGA 的低電壓、低功耗的要 求 日益迫切。因此，無論 哪 個廠家、哪種類型的產(chǎn)品，都在瞄準這個方向而努力。 (2) 系統(tǒng)級高密度 FPGA： 隨著生產(chǎn)規(guī)模的提高，產(chǎn)品應(yīng)用成本的下降， FPGA 的應(yīng)用已經(jīng)不是過去的僅僅適用于系統(tǒng)接口部件的現(xiàn)場集成，而是將它靈活地應(yīng)用于系統(tǒng)級 (包括其核心功能芯片 )設(shè)計之中。在這樣的背景下，國際主要 的 FPGA 廠家在系統(tǒng)級高密度 FPGA 的技術(shù)發(fā)展上，主要強調(diào)了兩個方面： FPGA 的 IP 硬核和 IP 軟核。當前具有 IP 內(nèi)核的系統(tǒng)級FPGA 的開發(fā)主要體現(xiàn)在兩個方面：一方面是 FPGA 廠商將 IP 硬核 (指完成 設(shè)計的功能單元模塊 )嵌入到 FPGA 器件中，另一方面是大力擴充優(yōu)化的 IP 軟核 (指利用 HDL 語言設(shè)計并經(jīng)過綜合驗證的功能模塊 )，用戶可以直接利用這些預(yù)定義的、經(jīng)過測試和驗證的 IP 核資源，有效地完成復(fù)雜的片上系統(tǒng)設(shè)計。 (3) FPGA 和 ASIC 出現(xiàn)相互融合： 雖然標準邏輯 ASIC 芯片尺寸小、功能強、功耗低，但其設(shè)計復(fù)雜，并且 不能批量生產(chǎn) 。 FPGA 價格較低廉，能在現(xiàn)場進行編程，但它們體積大、能力有限，而且功耗比ASIC 大。正因如此， FPGA 和 ASIC 正在互相融合，取長補短。隨著一些 ASIC 制造商提供具有可編程邏輯 的標準單元， FPGA 制造商重新對標準邏輯單元 產(chǎn)生 興趣。 (4) 動態(tài)可重構(gòu) FPGA： 動態(tài)可重構(gòu) FPGA 是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動態(tài)重構(gòu)電路邏輯的能力。對于數(shù)字時序邏輯系統(tǒng)，動態(tài)可重構(gòu)FPGA 的意義在于其時序邏輯的發(fā)生是通過對 FPGA 進行局部的或全局的芯片邏輯的動態(tài)重構(gòu)而實現(xiàn)的。動態(tài)可重構(gòu) FPGA 在器件編程結(jié)構(gòu)上具有專門的特征，其內(nèi)部邏輯大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 17 塊和內(nèi)部連線的改變，可以通過讀取不同的 SRAM 中的數(shù)據(jù)來直接實現(xiàn)這樣的邏輯重構(gòu)，時間往往在納秒級，有助于實現(xiàn) FPGA 系統(tǒng)邏 輯功能的動態(tài)重構(gòu)。 今天的 FPGA 提供大容量，超高速的性能，針對不同領(lǐng)域優(yōu)化的多平臺 FPGA 以其革命性的能力促使 FPGA 技術(shù)加速進入更多的應(yīng)用領(lǐng)域中，并大大縮短了產(chǎn)品的上市時間。今后五年內(nèi)，基于 FPGA 的系統(tǒng)設(shè)計將增長 30%，尤其在消費電子如高清電視里的應(yīng)用非常廣泛，而采用 FPGA 做 ASIC 的原型設(shè)計也成為節(jié)省成本和縮短原型設(shè)計時間的流行手段。隨著器件復(fù)雜性的增加，設(shè)計人員需要更精密復(fù)雜的工具，定位在 FPGA設(shè)計上的 EDA 工具也面臨著更大的發(fā)展契機 。 FPGA 的 硬件介紹 FPGA 硬件 器件 近年來在國內(nèi)發(fā)展得非?？?,它以編程方便靈活、集成度高、處理速度快、低功耗、高性價比、可靠性高等優(yōu)點受到了廣大電子設(shè)計人員的青睞。特別是在數(shù)字信號處理領(lǐng)域 中 得到了廣泛的應(yīng)用。 FPGA 硬件 器件的選用同其它通用邏輯器件不同，除考慮器件本身的性能外，軟件下具也很重要。目前市場上已有的 FPGA 器件生產(chǎn)廠家有 20 多個，而設(shè)計軟件除生產(chǎn)廠家自行研制的軟件外還有 50 多種。 FPGA 器件的價格已經(jīng)不菲，更不用說設(shè)計軟件的價格，所以如何選用合適的 FPGA 器件，不只是一件 一次性的工作，還涉及到設(shè)計軟件的選用以及今后進一步下作的開展。 選擇 FPGA 芯片主要是看 FPGA 片上資源是否能夠滿足你的軟件設(shè)計要求；還有就是成本，花了大筆錢買來的 FPGA 卻只用掉一半都不到的資源就有點浪費，這種情況就可以把 FPGA 選的低端一些。還需要注意的是，芯片 I/O 支持的電平標準類型是否包含有你的電路設(shè)計類型；有可能用到的一些 IP 核，對你選擇的 FPGA 芯片是否支持。 FPGA是現(xiàn)場可編程邏輯器件，不存在不同的 FPGA 芯片實現(xiàn)特定的功能，這完全取決于開發(fā)者的程序編寫。不同的 FPGA 區(qū)別即在于所支持的功能有 多有少，資源有多有少而已 [10]。 當今世界主流 FPGA 芯片供應(yīng)商 有 Altera 公司、 Xilinx 公司、 Lattice 公司 、 Actel 公司 、 Atmel公司。其中 Altera 公司 的主要開發(fā)平臺是 Quartus II； Xilinx 公司 是 FPGA 的發(fā)明者，其主要開發(fā)平臺是 ISE； Actel 公司 的主要開發(fā)平臺是 Libero。 由于我們使用的是 Quartus II 軟件，所以選擇 Altera 公司 生產(chǎn)的芯片。 Altera 作為世界老牌可編程邏輯器件的廠家，是可編程邏輯器件的發(fā)明者，開發(fā)軟件 為 MAX+PLUSII 和 QuartusII。 Altera 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏 輯設(shè)計要求，如 Cyclone， CycloneII；還有一種側(cè)重于高性能 ，容量大 的 應(yīng)用，如 Startix， StratixII 等，用戶可以根據(jù)自己實際應(yīng)用要求進行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。 由于漢明碼 碼 譯碼器的功能比較簡單，因此 選用 低端 FPGA 芯片已經(jīng)足以實現(xiàn)所需功能，所以我們選擇 Altera 公司 Cyclone 系列 的 EP1C3T144C6， 下圖為芯片原理圖： 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 18 圖 31 EP1C3T144C6 原理圖 EP1C3T144C6 芯片 的處理數(shù)據(jù)的速度能達到 ns 級。它作為該設(shè)計系統(tǒng)中的主處理器， 可以滿足實時性的要求。 芯片 包含 33 萬邏輯單元， 576 個 18*18 位硬件乘法器以及18MB 的片上存儲空間 ， 其規(guī)模相當于 5 萬門陣列，對應(yīng)的配置芯片為 EPC1。 芯片是典型的粗粒度 FPGA，乘法器、加法器、快速進位單元以及 M9K 組織形式的 RAM 塊組成專用于計算的 DSP 模塊，可以在 FPGA 的設(shè)計過程中被以模塊的形式調(diào)用 。 芯片最多可用的 I/O 腳 102 個，可用 RAM 總共有 24576Bits，最大可用 LE 個數(shù) 1728。足夠滿足系統(tǒng)設(shè)計的需要。 EP1C3T144C6 芯片擁有 144 個引腳 ， 其中 板載了 1Mbit 串行配置芯片 EPCS1，支持 AS 和 JTAG 兩種配置方式；有 5V/ 的 DC 電源供電，內(nèi)部產(chǎn)生核壓 、 I/O電壓 ； PLL 電源電路進行濾波處理，更加穩(wěn)定可靠；板載 25MHz 有源晶振，預(yù)留1 個未焊接晶振接口 ；還有 4 個獨立按鍵、 2 個復(fù)用 LED、 1 個串口、 1 個 SD卡接口、1 個 256 色 VGA 接口 、 1 個 64MBit(4*1M*256Bit) SDRAM、 8 位撥碼開關(guān)、 1 個復(fù)位按鍵 、 4 位數(shù)碼管，僅使用 3 個 I/O 口控制，由兩個 74HC595 芯片實現(xiàn)、 2 個 20PIN 的擴展接口，供 用戶 任意發(fā)揮 、 1 個 FPGA 重配置按鍵 等芯片的 內(nèi)置信息 。 綜上所述， EP1C3T144C6 芯片 能夠滿足實驗設(shè)計要求。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 19 4 漢明碼 譯碼 系統(tǒng) 模塊設(shè)計與實現(xiàn) 漢明碼的原理 在 （ n， k） 分組碼中，若監(jiān)督元是按線性關(guān)系相加而得到的，則稱其為線性分組碼。線性分組碼是一類重要的糾錯碼， 它 應(yīng)用很廣泛。 而且 在計算機系統(tǒng)中，信息均按字節(jié)或字組成，故一般采用 線性 分組碼。 線性分組碼是 對信源輸出的序列，按每組長 位進行分組，則在二進制情況下共有 個不同的組合， 再 按某一種規(guī)則，將每一組 位 增加了 位校驗位（ ， 是含有碼元的個數(shù)） ， 使之 在 個碼字集合構(gòu)成 的 分組碼 成為具有一定糾錯或檢錯能力的碼字。 線性 分組 碼具有很多 的 優(yōu)點。首先，線性碼比非線性碼更容易編碼和譯碼。其次，線性碼傳送信息更快 ， 而且碼的所有碼字 均 可由它的基底表示，線性碼的最小距離和它的最小重量相等 [1]。 線性 分組碼一般可用符號 （ n， k） 表示， 線性分組碼（ n， k）中許用碼字（組）為個。定義線性分組碼的加法 為模二加法 ，乘法為二進制乘法。線性分組碼（ n， k） 其中 的 是每組的信息元數(shù)目， 是碼組的總位數(shù)，又稱為碼組的長度（碼長）。 為碼組的監(jiān)督元數(shù)目。 在 （ n， k） 線性分組碼中，常用編碼效率 R 衡量碼的有效性，它定義為信息位在碼字中所占的比重： 。其中 R 越大，表明碼的冗余度越小。 兩個碼組對應(yīng)位上數(shù)字不同的個數(shù)稱為碼組的距離，簡稱碼距，也叫漢明距離 [5]。對于 （ n，k） 線性碼來說， 個碼字中所有可能碼字對之間的漢明距離中最小的距離稱為該碼的最小漢明距離，用 dmin 表示，這是衡量這種編碼 檢錯和糾錯能力的重要參數(shù)。 漢明碼的定義 設(shè)原代碼的碼長為 比特，附加糾錯編碼部分為 比特，則合成后的糾錯碼為比特 ， 如下圖 41 所示。 圖 41 漢明碼碼字組成 如果這種糾錯碼的糾錯能力為糾正 1 個差錯，則應(yīng)滿足如下基本條件 : 21nk kr? ? ? ? () 當上式取等號時則稱漢明碼 (Hamming Code)。干擾不僅使原代碼的每一位 ( 比特 )可能出錯，而且附加糾錯位 ( 比特 )也可能出錯，故 “ 一個差錯 ” 的情況共有 種，加上 “ 正常 ” 狀態(tài)共有 種狀態(tài)，而 r 比特的附加糾錯位要能分辨這 種狀態(tài)。 信息碼元 k 監(jiān)督碼元 r 發(fā)現(xiàn)誤碼糾正 規(guī)則 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 20 通過對 (7,4) 漢 明 碼 為 例 來 說 明 漢 明 碼 的 特 點 。 設(shè) 其 碼 字 為? ?6 5 4 3 2 1 0A a a a a a a a? ，其中前 4 位是信息元，后 3 位是監(jiān)督元，可用下列線性方程組來描述該分組碼，產(chǎn)生監(jiān)督元： 2 6 5 41 6 5 30 6 4 3a a a aa a a aa a a a? ? ???? ? ???? ? ?? () 表 41 (7,4)漢明碼全部碼字 序 號 碼 字 序 號 碼 字 信息碼元 監(jiān) 督 元 信息碼元 監(jiān) 督 元 0 0 0 0 0