【導(dǎo)讀】對(duì)不同的設(shè)計(jì)方法進(jìn)行分析和比較，選擇優(yōu)化的設(shè)計(jì)方法，利用VHDL分別設(shè)計(jì)（15，7）BCH碼的編碼器和譯碼器，并能夠?qū)刹糠诌M(jìn)行單獨(dú)仿真調(diào)試，實(shí)現(xiàn)其相應(yīng)的功能。◆方案論證、畫出組成方框圖；◆設(shè)計(jì)組成系統(tǒng)的各單元電路；◆第七學(xué)期第六周根據(jù)學(xué)生選擇情況，完成雙向選擇，下達(dá)畢業(yè)設(shè)計(jì)任務(wù)書；◆第七學(xué)期第十六周論證學(xué)生的開題報(bào)告，確定能否開始畢業(yè)設(shè)計(jì)；◆第八學(xué)期五周搜集相關(guān)資料，深入學(xué)習(xí)相關(guān)理論知識(shí)及開發(fā)工具等內(nèi)容；◆第八學(xué)期第十五～十七周論文編寫、修改等工作；畢業(yè)設(shè)計(jì)資料整理歸檔。是本人在指導(dǎo)教師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作取得的成果。（論文）引起的法律結(jié)果完全由本人承擔(dān)。本人遵循北華航天工業(yè)學(xué)院有關(guān)。畢業(yè)設(shè)計(jì)（論文）的相關(guān)規(guī)定，提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本?？梢怨挤巧婷墚厴I(yè)設(shè)計(jì)（論文）的部分或全部?jī)?nèi)容。統(tǒng)可以完成BCH碼編碼以及兩位錯(cuò)碼的糾錯(cuò)譯碼。

　　

【正文】 r ( x ) 19 迭代譯碼算法電路 此電路實(shí)現(xiàn)伯利坎普迭代算法（ BMA），當(dāng)錯(cuò)誤位置多項(xiàng)式 )(x? 經(jīng)過 t1次迭代后在 C中得到確認(rèn)。 如 圖 43 迭代譯碼算法電路 所示。 圖 43 迭代譯碼算法電路 錢氏搜索 譯碼電路 此電路以一種簡(jiǎn)單、直接的方式實(shí)現(xiàn)錯(cuò)誤位置校驗(yàn)過程。初始態(tài)， t 個(gè) ? 寄存器中存儲(chǔ)著譯碼第二步得到的 t??? , 21 ? 。在從緩沖區(qū)中讀出 1?nr 之前， t 個(gè)乘法器工作一次。乘法運(yùn)算被執(zhí)行，且 vv?????? , 221 ? 被存儲(chǔ)在 ? 寄存器中。 如 圖 44 錢氏搜索譯碼算法電路 所示。 圖 44 錢氏搜索譯碼算法電路 B 2 B 3 B 4 B t C 1 C 2 C 3 C 4 C t S j 1 S j 2 S j 3 S j 4 S j t + 1 S j + 2 S j + 1 S j i n v d r r e g 0 0 1 b u f f e r 0? 1? 2? t? * ? * ?2 * ?t ? ?tiili1?? i n p u t o u t p u t 20 差錯(cuò)定位電路 寄存器 1s 和 3s 分別發(fā)起被 1S 和 3S 使用，如果沒有錯(cuò) 0,0 21 ?? ?? ，則 0,0 31 ?? ss ；如果有 一個(gè) 錯(cuò) 0,0 21 ?? ?? ，則 3131 ,0 sss ?? ；如果 有兩 個(gè)錯(cuò) 0,0 21 ?? ?? ，則3131 ,0 sss ?? ；如果 3131 ,0 sss ?? ，則有多于 2個(gè)錯(cuò)誤，因此錯(cuò)誤不能糾正。 如 圖 45 差錯(cuò)定位電路 所示。 s 1 s 3 * ? * ?3 (s 1 )3 s 1 ? 0 (s 1 )3 ? s 3 S 1 S 3 h 1 h 3 p1 p 3 e r r o r d e c i s i o n c i r c u i t b u f f e r r ( x ) o u t p u t 圖 45 差錯(cuò)定位電路 譯碼器電路（雙糾錯(cuò)碼） 此電路將實(shí)現(xiàn)雙錯(cuò)誤碼的糾正。 dsyn1， dsyn2 為計(jì)算電路， dch1， dch3 為錢氏搜索電路， deq 為比較糾錯(cuò)電路， ffce 為 D 觸發(fā)器序列產(chǎn)生電路， dcount 為 n 計(jì)數(shù)器模塊，dbuf 為緩沖器寄存器。如 圖 46 雙糾錯(cuò)電路 所示。 圖 46 雙糾錯(cuò)電路 b 1 : dbuf s 1 : d s y n 1 s 3 : d s y n 3 c 1 : d c o u n t h 3 : d c h 3 e 1 : d e q f 2 : f f c e f 1 : f f c e h 1 : d c h 1 d i n dout s y n 1 s y n 3 c h 1 c h 3 n e q 21 小結(jié) 本章主要介紹了基于 BCH 碼的編譯碼原理， 理論分析，數(shù)學(xué)推論， 主模 塊電路設(shè)計(jì)樣圖， 編碼器運(yùn)用反饋移位寄存器實(shí)現(xiàn)了系統(tǒng)碼字的編碼， 譯碼器電路中應(yīng)用到了迭代譯碼 算法 、 牛頓恒等式、 錢氏搜索 譯碼 、雙糾錯(cuò)電路等經(jīng)典 模擬 電路 分析及應(yīng)用。 22 din Y N N 第 5 章 程序設(shè)計(jì)實(shí)現(xiàn) 程序設(shè)計(jì)總流程圖 圖 51 程序設(shè)計(jì)總流程圖 圖 52 程序流程圖 Y N 代碼下載到模塊電路 邏輯綜合 軟件模版與仿真 用 VHDL 語言描述電路 功能設(shè)計(jì) 結(jié)果滿意 完成 輸出信息碼 譯碼 糾錯(cuò) 編碼 初始化并且輸入七位信息碼 開始 判斷檢查 結(jié)束 23 編碼器頂層文件主程序 ENCODER LIBRARY IEEE 。 — 調(diào)用庫(kù)函數(shù) USE IEEE. STD_LOGIC_1164. ALL 。 USE IEEE. STD_LOGIC_UNSIGNED. ALL 。 ENTITY enc IS PORT (clk, reset, din: IN BIT。 vdin, dout: OUT BIT)。 output serial data，串行數(shù)據(jù)輸出 END enc。 vdin valid data in ，有效數(shù)據(jù) to enable external data shifting 轉(zhuǎn)移外部數(shù)據(jù) ARCHITECTURE enca OF enc IS SIGNAL vdin1, rin, rout, rll: BIT。 rllring loop lock,鎖環(huán) peparallel enable din，并行 din COMPONENT ecount counter encoder，計(jì)數(shù)器編碼 PORT(clk, reset: IN BIT。 vdin: OUT BIT)。 END COMPONENT。 COMPONENT ering ring for encoder，循環(huán)編碼 PORT(clk, rll, din: IN BIT。 dout: OUT BIT)。 END COMPONENT。 BEGIN c1: ecount PORT MAP (clk, reset, vdin1)。 r1: ering 24 PORT MAP (clk, rll, rin, rout)。 rin= din AND NOT reset。 rll= vdin1 AND NOT reset。 vdin= vdin1。 PROCESS BEGIN WAIT UNTIL clk39。EVENT AND clk=39。139。 dout= (NOT vdin1 AND rout) OR (vdin1 AND rin)。 END PROCESS。 END enca。 譯碼器頂層文件主程序 decoder circuit 譯碼器電路 LIBRARY IEEE 。 — 調(diào)用庫(kù)函數(shù) USE IEEE. STD_LOGIC_1164. ALL 。 USE IEEE. STD_LOGIC_UNSIGNED. ALL 。 ENTITY dec IS PORT (clk, reset, din: IN BIT。 vdout, dout: OUT BIT)。 END dec。 ARCHITECTURE deca OF dec IS SIGNAL pe, cef, cefa, vdout1, din_reset: BIT。 pe parallel enable srsc。并行 er correct error,糾錯(cuò) vdout valid data out remenber data register SIGNAL ff1, ff3, err, err1, err2, errcheck, ce, neq: BIT。 SIGNAL syn1, syn3: BIT_VECTOR(0 TO 3)。 25 syndroms 綜合計(jì)算 SIGNAL ch1, ch3: BIT_VECTOR(0 TO 3)。 Chien output 檢錯(cuò) SIGNAL ch1_or: BIT_VECTOR(0 TO 3)。 COMPONENT deq dout= ( syn1^3 != syn3 ) PORT (syn1, syn3: IN BIT_VECTOR(0 TO 3)。 dout: OUT BIT)。 END COMPONENT。 COMPONENT ffce PORT (clk, ce, din: IN BIT。 dout: OUT BIT)。 END COMPONENT。 COMPONENT dcount counter decoder 計(jì)數(shù)器解碼器 PORT(clk, reset: IN BIT。 cef, pe, vdout, vdout1: OUT BIT)。 END COMPONENT。 COMPONENT dbuf buffer shift registers 緩沖寄存器 PORT (clk, err, vdout, din: IN BIT。 dout: OUT BIT)。 END COMPONENT。 COMPONENT dsyn1 syndrom calculation 綜合計(jì)算電路 1 PORT (clk, pe, din: IN BIT。 dout1: OUT BIT_VECTOR(0 TO 3))。 END COMPONENT。 COMPONENT dsyn3 syndrom calculation 綜合計(jì)算電路 3 PORT (clk, pe, din: IN BIT。 dout3: OUT BIT_VECTOR(0 TO 3))。 END COMPONENT。 COMPONENT dch1 Chein search circuit 檢錯(cuò)電路 1 PORT (clk, err, errcheck, pe: IN BIT。 26 din: IN BIT_VECTOR(0 TO 3)。 dout: OUT BIT_VECTOR(0 TO 3))。 END COMPONENT。 COMPONENT dch3 Chein search circuit 檢錯(cuò)電路 3 PORT (clk, err, errcheck, pe: IN BIT。 din: IN BIT_VECTOR(0 TO 3)。 dout: OUT BIT_VECTOR(0 TO 3))。 END COMPONENT。 BEGIN c1: dcount PORT MAP (clk, reset, cef, pe, vdout, vdout1)。 b1: dbuf PORT MAP (clk, err, vdout1, din_reset, dout)。 e1: deq PORT MAP (ch1, ch3, neq)。 f1: ffce PORT MAP (clk, cefa, ch1_or(3), ff1)。 f2: ffce PORT MAP (clk, cefa, neq, ff3)。 s1: dsyn1 PORT MAP (clk, pe, din_reset, syn1)。 s3: dsyn3 PORT MAP (clk, pe, din_reset, syn3)。 h1: dch1 PORT MAP (clk, err, errcheck, pe, syn1, ch1)。 h3: dch3 PORT MAP (clk, err, errcheck, pe, syn3, ch3)。 din_reset= din AND NOT reset。 ch1_or eq_or gates 27 ch1_or(0)= ch1(0)。 gen: FOR i IN 1 TO 3 GENERATE ch1_or(i)= ch1_or(i1) OR ch1(i)。 END GENERATE。 cefa clock enable p1, p3 cepa=1 if start of a new word or err cefa = cef OR err。 error decision circuit err1= NOT ff3 AND NOT neq AND ff1 AND NOT ch1_or(3)。 single err err2= ff1 AND ch1_or(3) AND ff3 AND NOT neq。 double error err= err1 OR err2。 error has been found errcheck= NOT cef。 END deca。 編碼器頂層文件生成模