【導讀】3個等特點，有利于信號的恢復和檢驗，因而被廣泛得到應用?？煽啃愿?、開發(fā)周期短、可重復編程等特點。利用EDA技術(shù)，可對其實現(xiàn)硬件設(shè)計。軟件化，加速了數(shù)字系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。本文先對HDB3碼，F(xiàn)PGA器件和EDA技術(shù)的發(fā)展背景進行簡述。然后介紹HDB3碼的編譯碼原理以及其特點。進行軟件仿真，同時給出仿真結(jié)果并對其進行分析，證明設(shè)計方案的正確性。

　　

【正文】 logic_vector(2 downto 0)。 signal reg1: std_logic_vector(3 downto 0) :=0000。 signal reg2: std_logic_vector(3 downto 0) :=0000。 signal add_b : std_logic。 signal clk_b : std_logic。 begin process(clk,rst) variable vflag: std_logic。 begin if rising_edge(clk) then if rst=39。139。 then codeoutv=00。 codeoutb=39。039。 t0=0。 else case codein is when 39。139。 = t0=0。 codeoutb=39。039。 if (flag1=39。139。) then codeoutv=11。 flag1=39。039。 25 else codeoutv=01。 flag1=39。139。 end if。 when 39。039。 = if (t0=3) then t0=0。 if flagv=39。139。 then codeoutv=11。 flagv=39。039。 vflag:=39。039。 else codeoutv=01。 flagv=39。139。 vflag:=39。139。 end if。 if flag1=vflag then codeoutb=39。039。 else flag1=vflag。 codeoutb=39。139。 end if。 else t0=t0+1。 codeoutv=00。 codeoutb=39。039。 end if。 when others = codeoutv=00。 codeoutb=39。039。 t0=0。 end case。 end if。 end if。 codeouta=codeoutv amp。 codeoutb。 end process。 clk_b=not clk。 process(clk_b) begin if rising_edge(clk_b) then if rst=39。139。 then codeout=00。 reg1=0000。 reg2=0000。 26 else if codeouta(0)=39。139。 then reg1(3)=codeouta(1)。 reg2(3)=codeouta(2)。 else reg1(3)=reg1(2)。 reg2(3)=reg2(2)。 end if。 reg1(2)=reg1(1)。 reg2(2)=reg2(1)。 reg1(1)=reg1(0)。 reg2(1)=reg2(0)。 reg1(0)=codeouta(1)。 reg2(0)=codeouta(2)。 codeout=reg2(3) amp。 reg1(3)。 end if。 end if。 end process。 end bhv。 27 B. HDB3 譯碼器的 VHDL 完整程序 library ieee。 use 。 entity hdb3dec is port(clk: in std_logic。 clr: in std_logic。 zp: in std_logic。 fp: in std_logic。 codeout: out std_logic。 coderror: out std_logic)。 end hdb3dec。 architecture behv of hdb3dec is signal t0:integer:=0。 signal zf:std_logic:=39。039。 signal flagzf:std_logic。 signal codeoutv:std_logic_vector(1 downto 0)。 signal reg: std_logic_vector(4 downto 0) :=00000。 signal clk_b:std_logic。 begin process(clk,clr) variable codein: std_logic_vector(1 downto 0)。 begin codein:=fp amp。 zp。 if rising_edge(clk) then if clr=39。139。then codeoutv=00。 t0=0。 zf=39。039。 coderror=39。039。 else case codein is when 00 = if zf=39。139。 then if t0=3 then coderror=39。139。 else t0=t0+1。 codeoutv=00。 end if。 else codeoutv=00。 28 end if。 when 01 = if zf=39。039。 then zf=39。139。 flagzf=39。039。 codeoutv=01。 else if flagzf=39。039。then if t01 then t0=0。 codeoutv=10。 else coderror=39。139。 end if。 else flagzf=39。039。 t0=0。 codeoutv=01。 end if。 end if。 when 10 = if zf=39。039。then zf=39。139。 flagzf=39。139。 codeoutv=01。 else if flagzf=39。139。then if t01 then t0=0。 codeoutv=10。 else coderror=39。139。 end if。 else flagzf=39。139。 t0=0。 codeoutv=01。 end if。 end if。 when others = coderror=39。139。 end case。 end if。 end if。 29 end process。 reg(0)=codeoutv(0)。 clk_b=not clk。 process(clk_b) begin if rising_edge(clk_b) then if codeoutv(1)=39。139。 then reg(4)=39。039。 else reg(4)=reg(3)。 end if。 reg(3)=reg(2)。 reg(2)=reg(1)。 reg(1)=reg(0)。 codeout=reg(4)。 end if。 end process。 end behv。 附表 一 、 畢業(yè)論文開題報告 論文（設(shè)計）題目： 基于 FPGA 的 HDB3 碼編譯器設(shè)計 選題原因： 在數(shù)字通信中 ， HDB3 是常用的基帶傳輸碼型。 而 FPGA 廣泛應用于通信、移動設(shè)備、航空航天、自動控制等領(lǐng)域，并有向計算密集型應用發(fā)展的趨勢。 兩者都有學習研究的意義。 支持條件： FPGA 可由用戶自定義其內(nèi)部的邏輯和功能，同時又能夠進行無限次的重新配置，加上 PC 機上 EDA 輔助設(shè)計軟件和強大的仿真工具，極大的增加了電子系統(tǒng)設(shè)計的靈活性。 只要利用 PC 機就可基本完成整個設(shè)計。 思路 ， 方法： 先對 HDB3 碼編譯碼規(guī)則和 FPGA 器件編程的內(nèi)容進行進一步的學習了解， 準備利用 VHDL 對 HDB3 碼的編譯過程進行實現(xiàn)。 希望透過本次設(shè)計，使自己對數(shù)字通信碼型有進一步理解，掌握利用 EDA技術(shù)來完成一個電子系統(tǒng)的方法和步驟。與此同時增加自己設(shè)計電子系統(tǒng)的經(jīng)驗。 進度安排： 時間： 07 學年上學期末 至 下學期 4 月 25 日 1. 學習研究與 論文 設(shè)計相關(guān)的理論的基礎(chǔ)知識，預期時間 4 個星期。 2. 進行設(shè)計的構(gòu)思和制作，并調(diào)試，預期時間 5 個星期。 3. 撰寫論文，預期時間 3 個星期。 學生簽名： 年 月 日 指導教師意見： 同意開題（ ） 修改后開題（ ） 重新開題（ ） 指導教師簽名： 年 月 日 附表 二 、 畢業(yè)論文過程檢查情況 記錄表 指導教師分階段檢查論文的進展情況（要求過程檢查記錄不少于 3 次）： 第 1 次檢查 學生總結(jié)： 從 “無線通信系統(tǒng)的 FPGA 設(shè)計和研究” 的 論文 方向， 經(jīng)過再三考慮， 決定以 “ 基于 FPGA 的 HDB3 碼編譯碼器設(shè)計 ” 為畢業(yè)設(shè)計的題目， 根據(jù)已定的題目制 定了 論文 設(shè)計 內(nèi)容和安排 進度， 正 著手收集相關(guān)資料。 指導教師意見： 第 2 次檢查 學生總結(jié)： 已對論文 設(shè)計 所需的知識作學習研究， 主要學習內(nèi)容有通信碼型 HDB3 碼的編譯碼規(guī)則和其特點， EDA 設(shè)計的方法步驟和 VHDL 設(shè)計 語言等。 同時參閱了一定數(shù)量的技術(shù)性文章， 主要是關(guān)于 HDB3 碼的編碼器和譯碼器的實現(xiàn)方面的文章。 正著手于構(gòu)想 自己 設(shè)計的實現(xiàn)方案。 指導教師意見： 第 3 次檢查 學生總結(jié)： 完成論文初 稿 的編寫，給出論文的大致框架與內(nèi)容 ，主要是關(guān)于論文設(shè)計的背景知識簡述，并給出 自己對設(shè)計流程的構(gòu)想和實現(xiàn)方法， 正著手于設(shè)計方案的整理調(diào)試。 指導教師意見： 第 4 次檢查 學生總結(jié)： 提交論文終稿，完成論文設(shè)計 最終 的撰寫 ， 最終設(shè)計把 HDB3 碼編譯碼器以 VHDL 語言實現(xiàn)了出來，并通過仿真驗證了其功能正確， 把預期的設(shè)計目的達成 。 指導教師意見： 學生簽名： 年 月 日 指導教師簽名： 年 月 日 總體 完 成 情 況 指導教師意見： 按計劃完成，完成情況優(yōu)（ ） 按計劃完成，完成情況良（ ） 基本按計劃完成，完成情況合格（ ） 完成情況不合格（ ） 指導教師簽名： 年 月 日 附表 三 、 畢業(yè)論文答辯情況 答辯人 專 業(yè) 論文 （設(shè)計）題目 答辯小組成員 答辯記錄： 記錄人簽名： 年 月 日