【導(dǎo)讀】源編碼用較少的符號(hào)來(lái)表達(dá)信源消息，這些符號(hào)的冗余度很小，效率很高，但對(duì)噪聲干擾的抵抗能力很弱。為了提高信息傳輸?shù)臏?zhǔn)確性，我們引進(jìn)了。而該技術(shù)采用可靠的，有效的信道編碼方法來(lái)實(shí)現(xiàn)的。類科知識(shí)結(jié)構(gòu)中不可缺少的一部分。本文章主要研究了基于VHDL語(yǔ)言的（7，4）漢明碼的設(shè)計(jì)。其中加錯(cuò)模塊是為了模擬信道干擾人為的給數(shù)據(jù)添加一位錯(cuò)誤，然。碼具有糾正一位錯(cuò)碼的能力。

　　

【正文】 題，讓我在解決他們的同時(shí)，使自己的能力得到了提高，讓自己得到了鍛煉。當(dāng)然，這些問(wèn)題的解決，離不開(kāi)張老師和同學(xué)們的幫助。張老師兢兢業(yè)業(yè)的工作態(tài)度令我尊敬，循循善誘的教學(xué)方法令我大受裨益，無(wú)論何時(shí)，只要碰到問(wèn)題，張老師總會(huì)非常耐心的幫我解決。我周圍的同學(xué)們也讓我感受到了集體的溫暖，幾個(gè)同學(xué)為在一起熱烈的討論問(wèn)題，解決問(wèn)題的氛圍，讓我無(wú)法不更加努力的學(xué)習(xí)。在我們一 起討論的同時(shí)，也讓我們的能力得到了共同的提高。 大學(xué)四年的時(shí)光馬上就要過(guò)去了，每當(dāng)想起大學(xué)里的往事，無(wú)論是喜還是悲，總會(huì)感覺(jué)自己是幸福的，我要感謝陪我度過(guò)這段美好時(shí)光的所有的老師、同學(xué)和朋友。在今后的人生道路上，我會(huì)牢記老師們的教導(dǎo)和同學(xué)們的幫助，面對(duì)困難，要保持冷靜，敢于面對(duì)，因?yàn)槲也皇且粋€(gè)人。 最后我再一次感謝在大學(xué)這四年里曾經(jīng)幫助過(guò)我的人，謝謝！ 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 28 附錄程序： （ 1） LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY SENQ16GEN IS PORT(CLK,CLR:IN STD_LOGIC。 ZO:OUT STD_LOGIC。 DATAOUT16:OUT STD_LOGIC_vector(3 DOWNto 0))。 END ENTITY SENQ16GEN。 ARCHITECTURE ART OF SENQ16GEN IS SIGNAL COUNT: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL Z: STD_LOGIC:=39。039。 BEGIN PROCESS(CLK,CLR)IS BEGIN IF(CLR=39。139。)THEN COUNT=0000。 ELSE IF(CLK=39。139。AND CLK39。EVENT)THEN IF(COUNT=1111)THEN COUNT=0000。 ELSE COUNT=COUNT+39。139。 END IF。 END IF。 END IF。 END PROCESS。 PROCESS(COUNT)IS BEGIN CASE COUNT IS WHEN 0000=Z=39。039。 WHEN 0001=Z=39。139。 WHEN 0010=Z=39。139。 WHEN 0011=Z=39。039。 WHEN 0100=Z=39。139。 WHEN 0101=Z=39。139。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 29 WHEN 0110=Z=39。139。 WHEN 0111=Z=39。139。 WHEN 1000=Z=39。039。 WHEN 1001=Z=39。039。 WHEN 1010=Z=39。139。 WHEN 1011=Z=39。039。 WHEN 1100=Z=39。139。 WHEN 1101=Z=39。139。 WHEN 1110=Z=39。039。 WHEN OTHERS=Z=39。139。 END CASE。 END PROCESS。 PROCESS(Z, CLK) IS 消除毛刺的鎖存器 BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN ZO=Z。 END IF。 END PROCESS。 實(shí)現(xiàn)分組 process(clk,Z,clr) variable temp:integer range 0 to 3。 variable temp1:integer range 0 to 3。 variable a:std_logic_vector(3 downto 0)。 begin if clr=39。139。 then dataout16=0000。 elsif rising_edge(clk) then if temp14 then case temp is when 0=a(3):=Z。temp:=1。 when 1=a(2):=Z。temp:=2。 when 2=a(1):=Z。temp:=3。 when 3=a(0):=Z。temp:=0。temp1:=temp1+1。dataout16=a(3)amp。a(2)amp。a(1)amp。a(0)。 end case。 end if。 end if。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 30 end process。 end ARCHITECTURE。 （ 2） library ieee。 use 。 entity encode is port(a:in std_logic_vector(3 downto 0)。 b:out std_logic_vector(6 downto 0))。 end entity encode。 前三位是監(jiān)督位 architecture art1 of encode is begin b(6)=a(3)。 b(5)=a(2)。 b(4)=a(1)。 b(3)=a(0)。 b(2)=a(3) xor a(2) xor a(1)。 b(1)=a(3) xor a(2) xor a(0)。 b(0)=a(3) xor a(1) xor a(0)。 end architecture art1。 （ 3） LIBRARY IEEE 。 USE 。 USE 。 USE 。 ENTITY add1error IS PORT(datain : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 C : IN STD_LOGIC_VECTOR(2 downto 0 )。 dataout : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 END ENTITY add1error。 ARCHITECTURE art2 OF add1error IS BEGIN PROCESS(C) 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 31 variable S:STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN 如果 C 為 000 則是數(shù)組中的第一位發(fā)生錯(cuò)誤 CASE C IS WHEN 001 = S(0):=NOT DATAIN(0)。DATAOUT=DATAIN(6 DOWNTO 1)amp。S(0) 。 WHEN 010 = S(1):=NOT DATAIN(1)。DATAOUT=DATAIN(6 DOWNTO 2)amp。S(1)amp。DATAIN(0)。 WHEN 011 = S(2):=NOT DATAIN(2)。DATAOUT=DATAIN(6 DOWNTO 3)amp。 S(2)amp。DATAIN(1 DOWNTO 0) 。 WHEN 100 = S(3):=NOT DATAIN(3)。DATAOUT=DATAIN(6 DOWNTO 4)amp。 S(3)amp。DATAIN(2 DOWNTO 0) 。 WHEN 101 = S(4):=NOT DATAIN(4)。DATAOUT=DATAIN(6 DOWNTO 5)amp。 S(4)amp。DATAIN(3 DOWNTO 0) 。 WHEN 110 = S(5):=NOT DATAIN(5)。DATAOUT=DATAIN(6)amp。 S(5)amp。DATAIN(4 DOWNTO 0) 。 WHEN 111 = S(6):=NOT DATAIN(6)。DATAOUT=S(6)amp。DATAIN(5 DOWNTO 0)。 when others = dataout=datain。 end case。 END PROCESS。 END ARCHITECTURE。 （ 4） LIBRARY IEEE 。 USE 。 USE 。 USE 。 entity decode is port(a:in std_logic_vector(6 downto 0)。漢明碼輸入 s:out std_logic_vector(2 downto 0)。指示錯(cuò)碼位置 b:out std_logic_vector(3 downto 0)。譯碼輸出 m1:out std_logic。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 32 clk1,clr1:in std_logic n:out std_logic_vector(2 downto 0) )。 end entity。 architecture art3 of decode is signal BBB:std_logic_vector(3 downto 0)。 signal BBB1:std_logic_vector(3 downto 0)。 signal s4:std_logic。 signal n:std_logic_vector(2 downto 0)。 begin process(a) variable ss:std_logic_vector(2 downto 0)。 variable bb:std_logic_vector(6 downto 0)。 begin指示錯(cuò)碼位置 ss(2):=a(6) xor a(5) xor a(4) xor a(2)。 ss(1):=a(6) xor a(5) xor a(3) xor a(1)。 ss(0):=a(6) xor a(4) xor a(3) xor a(0)。 bb:=a。 case ss is糾 1 位錯(cuò)碼 when 001 =bb(0):= not bb(0)。n=001。 when 010 =bb(1):= not bb(1)。n=010。 when 100 =bb(2):=not bb(2)。n=011。 when 011 =bb(3):=not bb(5)。n=100。 when 101 =bb(4):=not bb(4)。n=101。 when 110 =bb(5):=not bb(5)。n=110。 when 111 =bb(6):=not bb(6)。n=111。 when others = null。n=000。 end case。 s=n(2)amp。n(1)amp。n(0)。 bbb=bb(6)amp。bb(5)amp。bb(4)amp。bb(3)。 b=bbb。 end process。 process(clk1,s4,clr1)實(shí)現(xiàn) m序列的串行輸出 variable temp:integer range 0 to 3。 variable temp1:integer range 0 to 3。 begin 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 33 if clr1=39。139。 then m1=39。039。 elsif rising_edge(clk1) then if(bbb0000) then if temp14 then case temp is when 0=s4=bbb(3)。temp:=1。m1=s4。 when 1=s4=bbb(2)。temp:=2。m1=s4。 when 2=s4=bbb(1)。temp:=3。m1=s4。 when 3=s4=bbb(0)。temp:=0。m1=s4。temp1:=temp1+1。 end case。 end if。 end if。 end if。 end process。 end architecture