課程設(shè)計(jì)論文-基于vhdl的hdb3編譯碼器的設(shè)計(jì)-資料下載頁
2024-11-07 20:32本頁面
【導(dǎo)讀】可編程邏輯器件的一般設(shè)計(jì)流程如圖1-1所示，包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)。輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及測試等七個(gè)步驟。將消息代碼變換成AMI碼；前一非0符號(hào)的極性相反，并使后面的非0符號(hào)從V符號(hào)開始再交替變化?；鶐盘?hào)無直流成分，且只有很小的低頻成分；連0串符號(hào)最多只有3個(gè)，利于定時(shí)信息的提??；不受信源統(tǒng)計(jì)特性的影響。HDB3碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。這涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。過4個(gè)碼元時(shí)間后，由一個(gè)判偶電路來給寄存器發(fā)送是否插“B”的判決信號(hào)，即首先完成插“V”工作，接著執(zhí)行插“B”功能。處理的信號(hào)都是單極性信號(hào)，且需要的寄存器的數(shù)目可以少很多。人為標(biāo)識(shí)的符號(hào)，但在電路中最終的表現(xiàn)形式還是邏輯電平“1”。控制一個(gè)選擇開關(guān)，使輸出“1”的。則進(jìn)行插人“V”符號(hào)和“B”符號(hào)的操作，且用2位二進(jìn)制代碼分別表示。元變換成為“V”碼。
【正文】 39。 dout=11。 end if。 else dout=00。 end if。 end if。 end process。 end。 頂層文件 library ieee。 use 。 use 。 entity hdb3 is port(reset,clk,datain:in std_logic。 dout: out std_logic_vector(1 downto 0))。 end。 architecture rtl of hdb3 is ponent hdb3a is調(diào)用 V檢測器 聲明語句 port(reset,clk,datain: in std_logic。 dout: out std_logic_vector(1 downto 0))。 end ponent。 ponent hdb is調(diào)用 B 檢測器聲明語句 port(reset,clk:in std_logic。 datain: in std_logic_vector(1 downto 0)。 dout: out std_logic_vector(1 downto 0))。 end ponent。 ponent hdb3c is調(diào)用極性轉(zhuǎn)換聲明語句 port(reset,clk: in std_logic。 datain: in std_logic_vector(1 downto 0)。 dout: out std_logic_vector(1 downto 0))。 end ponent。 signal d1,d2:std_logic_vector(1 downto 0)。 begin A: hdb3a port map(reset,clk,datain,d1)。端口映射 B: hdb port map(reset,clk,d1,d2)。 C: hdb3c port map(reset,clk,d2,dout)。 end。 譯碼 library ieee。 use 。 use 。 entity hdb3decoder is port(clk:in std_logic。 datain:in std_logic_vector(1 downto 0)。 dout:out std_logic)。 end hdb3decoder。 architecture rtl of hdb3decoder is signal D1,D0:std_logic_vector(3 downto 0)。兩個(gè) 4位移位寄存器 signal t:std_logic_vector(1 downto 0)。 begin t=datain。 process(clk,datain)is begin if(clk=39。139。 and clk39。event)then D1(2 downto 1)=D1(3 downto 2)。進(jìn)行移位 D0(2 downto 1)=D0(3 downto 2)。 end if。 end process。 process(clk,datain) is begin if(clk=39。139。 and clk39。event)then if ((t=11 and D1(3 downto 0)=0001 and D0(3 downto 0)=0001)or (t=01 and D1(3 downto 0)=0000 and D0(3 downto 0)=0001))then D1(3)=39。039。D0(3)=39。039。D1(0)=D1(1)。D0(0)=D0(1)。判斷有 V輸入，輸出 0 elsif((t=11 and D1(3 downto 1)=001 and D0(3 downto 1)=001)or (t=01 and D1(3 downto 1)=000 and D0(3 downto 1)=001))then D1(3)=39。039。D0(3)=39。039。D1(0)=39。039。D0(0)=39。039。判斷有 B輸入 else D1(3)=t(1)。D0(3)=t(0)。D1(0)=D1(1)。D0(0)=D0(1)。其他原樣輸出 end if。 end if。 end process。 process(clk)is begin if(clk=39。139。 and clk39。event) then if((D1(0)=39。139。 and D0(0)=39。139。)or(D1(0)=39。039。 and D0(0)=39。139。)) then dout=39。139。判斷 1，且輸出 1 else dout=39。039。 end if。 end if。 end process。 end。 附錄 2：波形圖 圖 1 插 V波形圖 圖 2 補(bǔ) B波形圖 圖 3 極性變換波形圖 圖 4 編碼輸出波形圖 圖 5 譯碼輸出波形圖
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