基于vhdl語(yǔ)言的漢明碼編譯碼的設(shè)計(jì)-資料下載頁(yè)
2024-11-12 15:01本頁(yè)面
【導(dǎo)讀】產(chǎn)生與分組模塊、編碼模塊、譯碼模塊，實(shí)現(xiàn)m序列的分組輸出。譯正確后進(jìn)行波形仿真，調(diào)試，從而驗(yàn)證設(shè)計(jì)的正確性。
【正文】 ogic。 begin process(clr,clk) is begin if clr=39。139。 then s1=0001。 elsif(clk=39。139。 and clk39。event) then s1=(s2(0) xor s2(3))amp。s2(3 downto 1)。 end if。 s2=s1。 s5=s2(0)。 end process。 process (clk,s5)is begin if(clk39。event and clk=39。139。)then 通信原理課程設(shè)計(jì) 基于 VHDL 語(yǔ)言的（ 7， 4）漢明碼編譯碼的設(shè)計(jì) 第 頁(yè) 共 30 頁(yè) 25 DATAOUT1=s5。 m 序列輸出 end if。 end process。 process(clk,s5,clr)實(shí)現(xiàn)分組以及數(shù)組補(bǔ)“ 0” variable temp:integer range 0 to 3。 variable temp1:integer range 0 to 7。 variable a:std_logic_vector(3 downto 0)。 begin if clr=39。139。 then dataout16=0000。 elsif rising_edge(clk) then if temp17 then case temp is when 0=a(3):=s5。temp:=1。 when 1=a(2):=s5。temp:=2。 when 2=a(1):=s5。temp:=3。 when 3=a(0):=s5。temp:=0。temp1:=temp1+1。dataout16=a。 end case。 else case temp is when 0=a(3):=s5。temp:=1。 通信原理課程設(shè)計(jì) 基于 VHDL 語(yǔ)言的（ 7， 4）漢明碼編譯碼的設(shè)計(jì) 第 頁(yè) 共 30 頁(yè) 26 when 1=a(2):=s5。temp:=2。 when 2=a(1):=s5。a(0):=39。039。temp:=0。temp1:=0。dataout16=a。 when others=null。 end case。 end if。 end if。 end process。 END ART。 編碼： library ieee。 use 。 entity hamenc is port(datain:in bit_vector(0 to 3)。 hamout:out bit_vector(0 to 6))。 end hamenc。 architecture ver2 of hamenc is signal p0,p1,p2:bit。 begin p0 = (datain(0) XOR datain(1)) XOR datain(2)。 p1 = (datain(0) XOR datain(1)) XOR datain(3)。 p2 = (datain(0) XOR datain(2)) XOR datain(3)。 hamout(0 to 2)=(p0,p1,p2)。 通信原理課程設(shè)計(jì) 基于 VHDL 語(yǔ)言的（ 7， 4）漢明碼編譯碼的設(shè)計(jì) 第 頁(yè) 共 30 頁(yè) 27 hamout(3 to 6)=datain(0 to 3)。 end ver2。 譯碼： LIBRARY IEEE 。 USE 。 USE 。 USE entity ym is port(a:in std_logic_vector(6 downto 0)。漢明碼輸入 s:out std_logic_vector(2 downto 0)。指示錯(cuò)碼位置 b:out std_logic_vector(3 downto 0)。譯碼輸出 m1:out std_logic。 clk1,clr1:in std_logic。 n:out std_logic_vector(2 downto 0) )。 end 。 architecture one of ym is signal BBB:std_logic_vector(3 downto 0)。 signal BBB1:std_logic_vector(3 downto 0)。 signal s5:std_logic。 begin process(a) 通信原理課程設(shè)計(jì) 基于 VHDL 語(yǔ)言的（ 7， 4）漢明碼編譯碼的設(shè)計(jì) 第 頁(yè) 共 30 頁(yè) 28 variable ss:std_logic_vector(2 downto 0)。 variable bb:std_logic_vector(6 downto 0)。 begin指示錯(cuò)碼位置 ss(2):=a(6) xor a(5) xor a(3) xor a(2)。 ss(1):=a(6) xor a(4) xor a(3) xor a(1)。 ss(0):=a(5) xor a(4) xor a(3) xor a(0)。 bb:=a。 if ss 000 then case ss is糾 1 位錯(cuò)碼 when 001 =bb(0):= not bb(0)。n=000。 when 010 =bb(1):= not bb(1)。n=001。 when 100 =bb(2):= not bb(2)。n=010。 when 011 =bb(4):= not bb(4)。n=100。 when 101 =bb(5):= not bb(5)。n=101。 when 110 =bb(6):= not bb(6)。n=110。 when 111 =bb(3):= not bb(3)。n=011。 when others = null。 end case。 else b= a(6)amp。a(5)amp。a(4)amp。a(3)。 end if。 s=ss。 bbb=bb(6)amp。bb(5)amp。bb(4)amp。bb(3)。 通信原理課程設(shè)計(jì) 基于 VHDL 語(yǔ)言的（ 7， 4）漢明碼編譯碼的設(shè)計(jì) 第 頁(yè) 共 30 頁(yè) 29 b=bbb。 end process。 process(clk1,s5,clr1)實(shí)現(xiàn) m 序列的串行輸出 variable temp:integer range 0 to 3。 variable temp1:integer range 0 to 7。 begin if clr1=39。139。 then m1=39。039。 elsif rising_edge(clk1) then if(bbb0000) then if temp17 then case temp is when 0=s5=bbb(3)。temp:=1。m1=s5。 when 1=s5=bbb(2)。temp:=2。m1=s5。 when 2=s5=bbb(1)。temp:=3。m1=s5。 when 3=s5=bbb(0)。temp:=0。m1=s5。temp1:=temp1+1。 end case。 else case temp is when 0=s5=bbb(3)。temp:=1。m1=s5。 when 1=s5=bbb(2)。temp:=2。m1=s5。 when 2=s5=bbb(1)。temp:=0。m1=s5。temp1:=0。 通信原理課程設(shè)計(jì) 基于 VHDL 語(yǔ)言的（ 7， 4）漢明碼編譯碼的設(shè)計(jì) 第 頁(yè) 共 30 頁(yè) 30 when others=null。 end case。 end if。 end if。 end if。 end process。 end。 參考文獻(xiàn) [1] 樊昌信 曹麗娜 .通信原理（第 6版） [M].國(guó)防工業(yè)出版社， 2020． [2] 劉燎原 . 安徽職業(yè)技術(shù)學(xué)院學(xué) 報(bào) . 第 5 卷第 4 期 . 2020 年 12 月 [3] 譚會(huì)生 張昌凡 .EDA技術(shù)及應(yīng)用（第 2 版） [M].西安電子科技大學(xué) 出版社， 2020．
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