【正文】 n circuiterr1= NOT ff3 AND NOT neq AND ff1 AND NOT ch1_or(3)。 single errerr2= ff1 AND ch1_or(3) AND ff3 AND NOT neq。 double errorerr= err1 OR err2。 error has been founderrcheck= NOT cef。 END deca。 編碼器頂層文件生成模塊頂層文件生成模塊由 生成函數(shù)模塊及 n 計數(shù)模塊程序組成，實現(xiàn) BCH 碼編)(xg )7,15(碼，當(dāng)輸入 7 位信息位時，輸出相對應(yīng)的 15 位碼字，可參照第 章節(jié)中計算出的碼字驗證其正確性。)(XC圖 53 編 碼 器 頂 層 模 塊北華航天工業(yè)學(xué)院畢業(yè)論文29 譯碼器頂層文件生成模塊譯碼器頂層文件生成模塊主要由 D 觸發(fā)器、n 計數(shù)器、緩沖器寄存器、綜合計算電路、錢氏搜索電路、錯誤定位電路、糾錯譯碼電路等模塊程序組成，實現(xiàn)了 碼的)7,15(兩個糾錯碼譯碼功能，可參照編碼器中的輸入輸出驗證譯碼及糾錯的功能及其穩(wěn)定性。圖 54 譯 碼 器 頂 層 模 塊 編碼器仿真圖如下圖 55 所示。輸入 8 位信息位 0000011 時，所對應(yīng)的編碼仿真時序圖樣，所生成的碼字是 000001110100010，經(jīng)與第 章節(jié)計算出的 碼字所對應(yīng)，證明仿真圖)(XC樣正確有效，能實現(xiàn)編碼功能。圖 55 編 碼 器 仿 真 圖北華航天工業(yè)學(xué)院畢業(yè)論文30 譯碼器仿真圖如圖 56 所示。當(dāng)輸入正確生成碼字為 000001110100010 時，所對應(yīng)的信息位0000011，再次與第 章節(jié)中 的結(jié)果所對應(yīng)，其結(jié)果相吻合，證明能實現(xiàn))(XCBCH 碼譯碼功能。)7,15(圖 56 譯 碼 器 仿 真 圖如圖 57 所示。當(dāng)輸入一位錯誤碼生成碼字為 000001110100011 時，所對應(yīng)的信息位 0000011，證明能正確糾錯一位錯碼。圖 57 一 位 錯 碼 譯 碼 器 仿 真 圖如圖 58 所示。當(dāng)輸入兩位錯誤碼生成碼字為 000001110100111 時，所對應(yīng)的信息位 0000011，證明能正確糾錯兩位錯碼。圖 58 兩 位 錯 碼 譯 碼 器 仿 真 圖北華航天工業(yè)學(xué)院畢業(yè)論文31如圖 59 所示。當(dāng)輸入三位錯誤碼生成碼字為 000001110101111 時，所對應(yīng)的信息位 0001011，沒有正確譯碼，證明只能糾正兩位錯碼。圖 59 三 位 錯 碼 譯 碼 器 仿 真 圖 小結(jié)本章著重進行軟件上實現(xiàn)設(shè)計的模塊分析、代碼編寫、調(diào)試編譯、時序功能仿真、樣圖分析、驗證分析等工作內(nèi)容。北華航天工業(yè)學(xué)院畢業(yè)論文32第 6 章 結(jié)論本次設(shè)計介紹了 BCH 碼糾錯能力為 2 的編碼和解碼算法。對不同的設(shè)計方法進行分析和比較，選擇優(yōu)化的設(shè)計方法，利用 VHDL 分別設(shè)計（15，7）BCH 碼的編碼器和譯碼器，并對兩部分進行單獨仿真調(diào)試，實現(xiàn)其相應(yīng)的功能。解碼器和編碼器相比有更復(fù)雜的結(jié)構(gòu)，解碼過程被分解成三個獨立的步驟。第一，由接收多項式 計算校正子)(Xr。第二，由校正子分量 確定錯誤位置多項式 。第三，),(21tsS?? ts21,? ?通過求解 的根，確定錯誤位置數(shù) ，并糾正 中的錯誤。本次設(shè)計，X?v?,2? )(基本實現(xiàn)了編碼譯碼功能，能單獨仿真編碼和譯碼兩部分，并能實現(xiàn)兩位錯碼的糾錯譯碼。北華航天工業(yè)學(xué)院畢業(yè)論文33致 謝在此我要向我的導(dǎo)師張增良副教授致以最衷心的感謝和深深的敬意！本文研究設(shè)計工作是在我的導(dǎo)師張增良副教授的精心指導(dǎo)和悉心關(guān)懷下完成的，從開題伊始到論文結(jié)束，我所取得的每一個進步、編寫的每一段程序都無不傾注著導(dǎo)師辛勤的汗水和心血。導(dǎo)師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、淵博的各科知識、無私的奉獻精神使我深受啟迪，從尊敬的導(dǎo)師身上，我不僅學(xué)到了扎實、寬廣的專業(yè)知識，也學(xué)到了做人的道理。在今后的學(xué)習(xí)工作中，我將銘記恩師對我的教誨和鼓勵，盡自己最大的努力取得更好的成績。在四年的大學(xué)學(xué)習(xí)期間，通信教研室的每位老師對我的學(xué)習(xí)、生活和工作都給予了熱情的關(guān)心和幫助，使我的水平得到了很大的提高，取得了長足的進步。首先感謝各位指導(dǎo)老師，各位同學(xué)給我的支持和幫助，感謝他們在這幾個月份給與的關(guān)鍵性指導(dǎo)和提議。沒有他們的幫助和提供資料對于我一個對 VHDL 語言一竅不通的人來說要想在短短的幾個月的時間里學(xué)習(xí)并完成畢業(yè)論文是幾乎不可能的事情。感謝我的指導(dǎo)老師，他嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；他們循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪。歲月如流，流走的是時光，流不動的是永存于心底的這份情愫！北華航天工業(yè)學(xué)院畢業(yè)論文34參考文獻[1]晏堅，何元智，潘亞漢等譯，差錯控制編碼（原書第二版） ，機械工業(yè)出版社，2022[2]李國洪，沈明山，胡輝，可編程器件 EDA 技術(shù)與實踐[M]，北京，機械工業(yè)出版社，2022 年 7 月[3]葉芝慧，沈克勤，信息論與編碼，電子工業(yè)出版社，2022[4]曹雪虹，張宗橙譯著，信息論與編碼，清華大學(xué)出版社，2022[5]曹志剛,錢亞生 1 現(xiàn)代通信原理[M]1，北京:清華大學(xué)出版社,20221[6]王新梅,肖國鎮(zhèn) 1 糾錯碼原理與方法[M]1，西安:西安電子科技大學(xué)出版社,20221[7]宋萬杰,羅豐 1CPLD 技術(shù)及其應(yīng)用[M]1，西安:西安電子科技大學(xué)出版社,20221[8]盧毅,賴杰 1VHDL 與數(shù)字電路設(shè)計[M]1，北京:科學(xué)出版社,20221[9]Kuixi Yin1 Application of Specified BCH ECC Decoding Method diffCDMA with the Continuous Shaping Walsh DS246。SS code1ISSSE′01 Proc1 pp1460—1464, Tokyo, Japan ,July 1 2022[10]Kuixi Yin1 The High Capacity and High Speed diffCDMA with the BCH Double Error Correct ion and Continuous Phase Primary Modulation 1IEEE PIMRC′99, P roceeding1 Vol13, pp1556—1560, Osaka of Japan ,Sep 1 1999[11]Steiera, .。 Chen, A.。 Leea, .。 Garnera, S.。 Zhang, H.。 Chuyanova, V.。 Dalton, .。Wang, F.。 Ren, .。 Zhang, Cetal . Polymer electrooptic devices for integrated optics. Chem Phys. 1999, 245, 487506.北華航天工業(yè)學(xué)院畢業(yè)論文35附 錄附錄 1編碼器程序 File generated by program. The encoder for BCH code (15,7), t=2 with optimisation. GF(2^4) is generated by polynomial [1+x+...] 11001。 File consists following entities: enc, ering, ecount, esr ring for encoder 循環(huán)編碼，g(x)函數(shù)的產(chǎn)生LIBRARY IEEE 。 —調(diào)用庫函數(shù)USE IEEE. STD_LOGIC_1164. ALL 。USE IEEE. STD_LOGIC_UNSIGNED. ALL 。ENTITY ering ISPORT (clk, rll, din: IN BIT。dout: OUT BIT)。 output serial dataEND ering。ARCHITECTURE eringa OF ering ISSIGNAL rin, rout: BIT_VECTOR(0 TO 7)。 ring register,7=nk1SIGNAL rin0: BIT。 BEGINdout= rout(7)。 rin0 = (din XOR rout (7)) AND rll。rin(0)= rin0。rin(1)= rout(0)。rin(2)= rout(1)。rin(3)= rout(2)。rin(4)= rout(3) XOR rin0。rin(5)= rout(4)。rin(6)= rout(5) XOR rin0。rin(7)= rout(6) XOR rin0。 Polynomial generating encoder: 1+a1*x+a2*x^2+...（多項式 g（x）生成編碼器）100010111 Number of XOR gates= 3北華航天工業(yè)學(xué)院畢業(yè)論文36 PROCESS BEGIN WAIT UNTIL clk39。EVENT AND clk=39。139。rout= rin。 END PROCESS。END eringa。 COUNTER MODULO n FOR ENCODER BCH CODE (n,k) 模 n 計數(shù)器 pe parallel data in。 rllring loop lockLIBRARY IEEE 。 —調(diào)用庫函數(shù)USE IEEE. STD_LOGIC_1164. ALL 。USE IEEE. STD_LOGIC_UNSIGNED. ALL 。ENTITY ecount ISPORT (clk, reset: IN BIT。vdin: OUT BIT)。 END ecount。ARCHITECTURE ecounta OF ecount ISSIGNAL cout: BIT_VECTOR(0 TO 3)。 cout in GF(2^m)。 cout= L^count 3=m1SIGNAL vdinR, vdinS, vdin1: BIT。 SUBTYPE countn IS INTEGER RANGE 0 TO n。 remove it for syntesis SIGNAL count: countn。 remove it for syntesis BEGINvdinR= NOT cout(0) AND NOT cout(1) AND cout(2) AND cout(3)。 reset vdin if cout==k1vdinS= ( cout(0) AND NOT cout(1) AND NOT cout(2) AND cout(3)) OR reset。 vdinS=1 if cout==n1vdin= vdin1 AND NOT reset。 PROCESS BEGINWAIT UNTIL clk39。EVENT AND clk=39。139。IF vdinR=39。139。 THENvdin1= 39。039。ELSIF vdinS=39。139。 THENvdin1= 39。139。END IF。 END PROCESS。 PROCESS BEGIN increment or reset cout in ring, cout=L^countWAIT UNTIL clk39。EVENT AND clk=39。139。cout(0)= cout(3) OR reset。北華航天工業(yè)學(xué)院畢業(yè)論文37cout(1)= (cout(0) XOR cout(3)) AND NOT reset。cout(2)= cout(1) AND NOT reset。cout(3)= cout(2) AND NOT reset。 END PROCESS。 block needed only for symulation remove it for synthesis !!!!!!!! PROCESS BEGIN WAIT UNTIL clk39。EVENT AND clk=39。139。 IF (reset=39。139。) OR (count= n1) THEN count= 0。 ELSE count= count+1。 END IF。 END PROCESS。END ecounta。譯碼器程序 File generated by program. The decoder for BCH code (15,7), t=2 with optimisation. GF(2^4) is generated by polynomial [1+x+...] 11001。 pow3, ffccflip flop register，觸發(fā)器寄存器LIBRARY IEEE 。 —調(diào)用庫函數(shù)USE IEEE. STD_LOGIC_1164. ALL 。定義元件庫USE IEEE. STD_LOGIC_UNSIGNED. ALL 。ENTITY ffce IS實體說明PORT (clk, ce, din: IN BIT。 ce clock enabledout: OUT BIT)。 output serial dataEND ffce。ARCHITECTURE ffcea OF ffce IS