【導(dǎo)讀】來，最后對各個模塊進行硬件設(shè)計和軟件編程。本次設(shè)計采用的現(xiàn)場可編程門陣列是。Altera公司的EP2C5T144C8，并用VHDL語言在QuartusⅡ軟件環(huán)境下編程、仿真實現(xiàn)設(shè)計所。當(dāng)用鼠標(biāo)操作并在VGA上顯示實現(xiàn)我們想要的功能的時候，就充分說明了。大規(guī)?？删幊踢壿嬈骷闹匾饔谩１敬卧O(shè)計先分別介紹FPGA的內(nèi)部結(jié)構(gòu)、PS/2的接口。在設(shè)計過程中，對FPGA的正確編程是有關(guān)本設(shè)計成敗的關(guān)鍵，也是本設(shè)計的難點。

　　

【正文】 signal blank: std_logic。 video blanking signal signal pblank: std_logic。 pipelined video blanking signal signal div_clk: std_logic_vector(4 downto 0)。 signal hrgb: std_logic_vector(2 downto 0)。 red,green,blue h colors signal vrgb,hrgb,frame: std_logic_vector(2 downto 0)。 red,green,blue v colors signal mouseht: std_logic_vector(9 downto 0)。 horizontal pixel counter signal mousevt: std_logic_vector(9 downto 0)。 vertical line counter signal bangcolor: std_logic_vector(2 downto 0)。 signal bang: std_logic。 signal mouse_clk: std_logic。 signal flash_clk: std_logic。 begin A: process(clock,reset) begin reset asynchronously clears pixel counter if reset=39。039。 then ht = 00000000000。 horiz. pixel counter increments on rising edge of dot clock elsif (clock39。event and clock=39。139。) then horiz. pixel counter rollsover after 381 pixels if ht1040 then ht = ht + 1。 else ht = 00000000000。 end if。 end if。 end process。 B: process(hsyncb,reset) begin reset asynchronously clears line counter if reset=39。039。 then vt = 0000000000。 vert. line counter increments after every horiz. line elsif (hsyncb39。event and hsyncb=39。139。) then vert. line counter rollsover after 528 lines if vt666 then vt = vt + 1。 else vt = 0000000000。 end if。 end if。 end process。 C: process(clock,reset) begin reset asynchronously sets horizontal sync to inactive if reset=39。039。 then hsyncb = 39。139。 horizontal sync is reputed on the rising edge of every dot clock elsif (clock39。event and clock=39。139。) then horiz. sync is low in this interval to signal start of a new line if (ht=856 and ht=976) then and ht=800) then hsyncb = 39。139。 else hsyncb = 39。039。 end if。 end if。 end process。 D: process(hsyncb,reset) begin reset asynchronously sets vertical sync to inactive if reset=39。039。 then vsyncb = 39。139。 vertical sync is reputed at the end of every line of pixels elsif (hsyncb39。event and hsyncb=39。139。) then vert. sync is low in this interval to signal start of a new frame if (vt=637 and vt=643) then vsyncb = 39。139。 else vsyncb = 39。039。 end if。 end if。 end process。 E: blank = 39。139。 when ((ht=16 and ht=640) or (vt=5 and vt=480)) else 39。039。 E: blank = (hsyncb or vsyncb)。 F: process(clock,reset) begin if reset=39。039。 then pblank = 39。039。 elsif (clock39。event and clock=39。139。) then if (ht799 or vt599) then pblank=39。139。 else pblank = 39。039。 end if。 end if。 end process。 K: process(pblank,clock,ht,vt) begin if (clock39。event and clock=39。139。) then if pblank=39。039。 then case ht(7 downto 5) is when 000 = hrgb = 100。 red when 001 = hrgb = 010。 green when 010 = hrgb = 001。 blue when 011 = hrgb = 110。 red when 100 = hrgb = 011。 red when 101 = hrgb = 101。 green when 110 = hrgb = 000。 blue when 111 = hrgb = 111。 red when others = hrgb = 000。 white end case。 case vt(7 downto 5) is when 000 = vrgb = 100。 red when 001 = vrgb = 010。 green when 010 = vrgb = 001。 blue when 011 = vrgb = 110。 red when 100 = vrgb = 011。 red when 101 = vrgb = 101。 green when 110 = vrgb = 000。 blue when 111 = vrgb = 111。 red when others = vrgb = 000。 white end case。 else vrgb = 000。 hrgb = 000。 end if。 end if。 end process。 XX: process(pblank,clock,ht,vt) begin if (clock39。event and clock=39。139。) then if pblank=39。039。 then if ((ht=0 and ht=9) or (ht=790 and ht=799) or (vt=0 and vt=9) or (vt=590 and vt=599)) then frame = 100。 else frame = 000。 end if。 end if。 end if。 end process。 L: process(model,clock) begin if (clock39。event and clock=39。139。) then if ((ht=(mouseht12))and(ht=mouseht+12)and(vt=mousevt2)and(vt=mousevt+2)) or ((vt=(mousevt12))and(vt=mousevt+12)and(ht=mouseht2)and(ht=mouseht+2)) then rgb = 111 xor bangcolor。 else case model(2 downto 0) is when 000 = rgb = 100 xor frame。 red when 001 = rgb = 010 xor frame。 green when 010 = rgb = 001 xor frame。 blue when 011 = rgb = (hrgb or vrgb) xor frame。 yellow when 100 = rgb = (hrgb and vrgb) xor frame。 teal when 101 = rgb = (hrgb xor vrgb) xor frame。 grid when 110 = rgb = hrgb xor frame。 h bar when 111 = rgb = vrgb xor frame。 v bar when others = rgb =000。 end case。 end if。 end if。 end process。 MM: process(clock,reset) press flash button then background color flashing. begin if (clock39。event and clock=39。139。) then if reset=39。039。 then mouseht = 0110010000。 400 mousevt = 0100101100。 300 else mouseht = mousex。 mousevt = mousey。 end if。 end if。 end process。 P: process(clock,reset) chang ball color。 begin if (reset=39。039。) then bangcolor = 000。 elsif (clock39。event and clock=39。139。) then if (read_data=39。139。) then bangcolor = lbutton amp。 rbutton amp。 39。139。 else bangcolor = 000。 end if。 end if。 end process。 end vgacore_arch。 參考文獻： [1] FPGA_百度百科： P2P5 [2] P1P7 [3] 潘 松 、黃繼業(yè) ： EDA 技術(shù)實用教程，科學(xué)出版社 , 2020, P3P P198P230 [4] 潘 松、黃繼業(yè)等 :EDA 技術(shù)與 VHDL, 北京 : 清華大學(xué)出版社 , 2020. 7 ,P56P76 [5] 王小明 :世界電子元器件， ,P4P30 [6] 黃智偉 :FPGA 系統(tǒng)設(shè)計與實踐，國防工業(yè)出版社發(fā)行部， , P32P56 [7] 江國強 :EDA 技術(shù)與實驗 ,北京：電子工業(yè)出版社 , P12P46,P78P120 [8] 蔣小燕 、 俞偉 鈞 :EDA 技術(shù)及 VHDL,南京：東南大學(xué)出版社 , P90P132