【導(dǎo)讀】有顯示屏，可見對(duì)顯示屏的控制電路進(jìn)行研究具有很大的市場(chǎng)需求。有廣泛的使用領(lǐng)域。方法，將該控制器分成用VHDL語言進(jìn)行描述的五個(gè)子模塊來實(shí)現(xiàn)的。在實(shí)驗(yàn)開發(fā)板上，也進(jìn)行了硬件調(diào)試。調(diào)試結(jié)果表明，設(shè)計(jì)的VGA控制器。圖像信息，并在這幾種模式之間靈活切換和通斷。它工作穩(wěn)定，達(dá)到了設(shè)計(jì)要。性，維護(hù)簡(jiǎn)單，可靠性好等優(yōu)點(diǎn)。大大地縮短了設(shè)計(jì)周期，降低了生產(chǎn)成本。

　　

【正文】 程，其內(nèi)部嵌有 VHDL、Verilog 邏輯綜合器。 Quartus II 也可以利用第三方的綜合工具，如： Leonardo Spectrum、 Synplify Pro、 FPGA Compiler II，并能直接調(diào)用這些工具。同樣， xx 大學(xué)學(xué)士學(xué)位論文 15 Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如： ModelSim。 此外， Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基本 FPGA 的 DSP系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 Quartus II 包括模塊化的編譯器。編譯器包括的功能模塊有分析 / 綜合器（ Analysis amp。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口 (Compiler Database Interface )等?？梢酝ㄟ^選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇 Compilation Tool (Tools 菜單 )，在 Compiler Tool 窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在 Compiler Tool 窗口中，可以打開帶模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。 此外， Quartus II 還包含了許多十分有用的 LPM （ Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，也可以再 Quartus II 中與普通設(shè)計(jì)文件一起使用。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 鎖相環(huán)以及 SERDES 和 DDIO 電路模塊等等。 Quartus II 編譯器支持的硬件描述語言有 VHDL（支持 VHDL‘87 及 VHDL‘97 標(biāo)準(zhǔn)）、 Verilog HDL 及 AHDL (Altera HDL) ， AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。 Quartus II 允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， Quartus II 支持層次化設(shè)計(jì)，可以再一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后， Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。 Quartus II 擁有性能良好的設(shè)計(jì)錯(cuò)誤定 位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。對(duì)于使用 HDL 的設(shè)計(jì)，可以使用 Quartus II 帶有的 RTL Viewer 觀察綜合后的 RTL 圖。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件。編譯和仿真經(jīng)過檢測(cè)無誤后，便可以將下載信息通過 Quartus II 提供的編程器下載入目標(biāo)器件中去了。 特別的就是該軟件還提供 IP 核， IP 核就知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思。著名的美國(guó) Dataquest 咨詢公司將半導(dǎo)體產(chǎn)業(yè)的 IP 定義為用于 ASIC 或FPFA/CPLD 中的預(yù)先設(shè)計(jì)好的電路功能 模塊。 IP 分為軟 IP、固 IP、硬 IP。 軟 IP 是用 VHDL 等硬件描述語言描述的功能塊，但是并不涉及用什么具體的電路元件實(shí)現(xiàn)這些功能。固 IP 是完成了綜合的功能塊。它有較大的深度，以網(wǎng)表文件的形式提交客戶使用。 硬 IP 則為 完成了 掩模 的 可供用戶調(diào)用的功能模塊 。 xx 大學(xué)學(xué)士學(xué)位論文 16 VHDL 語言簡(jiǎn)介 VHDL 的英文全稱為 VHSIC（ Very High Speed Integrated Circuit） Hardware Descriptiong Language，翻譯成中文就是超高速集成電路硬件描述語言。 誕生于 1982 年。由美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE(The institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。 自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高 的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）?，F(xiàn)在， VHDL和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 一個(gè)完整的 VHDL 語言通常包含 5 個(gè)部分： （ entity）。用于描述系統(tǒng)的外部接口信號(hào)。 （ architecture）。 用于描述 系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。 （ configuration） 。屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間連接關(guān)系。 。屬性選擇，用于把共享的定義放置其中。具體講，就是存放各單元都能共享的數(shù)據(jù)類型、常量、子程序等。 （ library）。存放 已編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置，可由用戶生成或由 ASIC 芯片制造商提供。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。具有功能強(qiáng)大、設(shè)計(jì)靈活；支持廣泛、易于修改；獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)；強(qiáng)大的系統(tǒng)硬件描述能力；很 強(qiáng)的移植能力等特點(diǎn)。 FPGA 簡(jiǎn)介 可編程邏輯器件（ Programmable Logic Device， PLD）是 20 世紀(jì) 70 年代發(fā)展起來的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。目前生產(chǎn)和使用的 PLD 產(chǎn)品主要有可編程只讀存儲(chǔ)器（ PROM）、現(xiàn)場(chǎng)可編程邏輯陣列（ Field Programmable LogiArray， FPLA）、可編程陣列邏輯（ Programmable Array Logic， PAL）、通用陣列邏輯（ GeneriArray Logic， GAL）、可擦除的可編程邏輯器件（ Erasable Programmable Logic Device， EPLD）、復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device， CPLD）、現(xiàn)場(chǎng)可編程門陣列（ Field Programmable GateArray， FPGA）等幾種類型。其中 EPLD、 CPLDFPGA 的集成度較高，屬于高密度 PLD。 可編程只讀存儲(chǔ)器（包括 EPROM、 EEPROM），其內(nèi)部結(jié)構(gòu)由 ―與陣列 ‖和 xx 大學(xué)學(xué)士學(xué)位論文 17 ―或陣列 ‖組成。他可以用來實(shí)現(xiàn)任何以 ―積之和 ‖形式表示的各種組合邏輯?？删幊踢壿嬯嚵校?PLA）是一種基 于 ―與 —或陣列 ‖的一次性編程器件，由于器件內(nèi)部的資源利用率低，現(xiàn)已不常使用?？删幊剃嚵羞壿嫞?PAL）也是一種基于―與 —或陣列 ‖的一次性編程器件。 PAL 具有多種輸出結(jié)構(gòu)形式，在數(shù)字邏輯設(shè)計(jì)上具有一定的靈活性。通用可編程邏輯（ GAL）是一種電可擦寫、可重復(fù)編程、可設(shè)置加密位的 PLD 器件。 GAL 器件有一個(gè)可編程的輸出邏輯宏單元OLMC，通過對(duì) OLMC 配置可以得到多種形式的輸出和反饋。 可擦除的可編程邏輯器件（ EPLD）的基本邏輯單元是宏單 元，他由可編程的 ―與 —或陣列 ‖、可編程寄存器和可編程 I/O 三部分組成。由于 EPLD 特有的宏單元結(jié)構(gòu)、大量增加的輸出宏單元數(shù)和大的與陣列，使其在一塊芯片內(nèi)能夠更靈活地實(shí)現(xiàn)較多的邏輯功能。復(fù)雜可編程邏輯器件 CPLD 是 EPLD 的改進(jìn)型器件。一般情況下， CPLD 器件至少包含三種結(jié)構(gòu)：可編程邏輯宏單元、可編程I/O 單元和可編程內(nèi)部連線。部分 CPLD 器件還集成了 RAM、 FIFO 或雙口RAM 等存儲(chǔ)器，以適應(yīng) DSP 應(yīng)用設(shè)計(jì)的要求。 現(xiàn)場(chǎng)可編程門陣列（ FPGA）在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實(shí)現(xiàn)一定的邏輯功能。 FPGA 的功能由邏輯結(jié) 構(gòu)的配置數(shù)據(jù)決定，在工作時(shí)， 這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或者熔絲圖上。使用 SRAM 的 FPGA 器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以存放在片外的 EPROM 或其他存儲(chǔ)體上，人們可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能。 現(xiàn)場(chǎng)可編程門陣列 FPGA 是 20 世紀(jì) 80 年代中期出現(xiàn)的高密度可編程邏輯器件。 FPGA 的結(jié)構(gòu)類似于掩膜可編程門陣列（ MPGA），他由許多獨(dú)立的可編程模塊組成，用戶可以通過編程將這些模塊連接起來實(shí)現(xiàn)不同的設(shè)計(jì)。 FPGA兼容了 MPGA 和陣列 PLD 兩者的優(yōu)點(diǎn)，因而具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的 設(shè)計(jì)靈活性。 Xilinx 公司是最早推出 FPGA 產(chǎn)品的經(jīng)銷商，始終占據(jù) FPGA 市場(chǎng)的主流地位。因此，下面以 Xilinx 公司的 FPGA 為例，介紹一下 FPGA 的結(jié)構(gòu)特點(diǎn)。 FPGA 一般由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM 組成。這三種可編程電路是：可編程邏輯塊（ CLB—Configurable Logic Block）、輸入 / 輸出模塊（ IOB—I/O Block）和互連資源（ IR—Interconnect Resource）。可編程邏輯模塊（ CLB）是實(shí)現(xiàn)邏輯功能的基本單元，他們通常規(guī)則地排列 成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，他通常排列在芯片的四周；可編程互連資源（ IR）包括各種長(zhǎng)度的連線線段和一些可編程的連接開關(guān)，他們將各個(gè)CLB 之間或 CLB、 IOB 之間以及 IOB 連接起來，構(gòu)成特定功能的電路。 FPGA的基本結(jié)構(gòu)如圖 25 所示 。 xx 大學(xué)學(xué)士學(xué)位論文 18 圖 25 FPGA 的基本結(jié)構(gòu) 從圖 25 可以看出， FPGA 主要由以下三部分組成： （ CLB） CLB 是 FPGA 的主要組成部分，他主要由邏輯函數(shù)發(fā)生器、觸發(fā)器和數(shù)據(jù)選擇器等電路組成。 /輸出模塊（ IOB） IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接。他主要由觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器和輸出緩沖器組成。 （ IR） 可編程互連資源（ IR）可以將 FPGA 內(nèi)部的 CLB 和 CLB 之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 IR 主要由許多金屬線段組成，這些金屬線段帶有可編程開關(guān)，可以通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接 [4]。 本章小結(jié) 本章主要介紹了顯示器的顯示控制 技術(shù) ，為 VGA 顯示控制器的設(shè)計(jì)提供理論支持；顏色模型的引入，介紹了產(chǎn)生各種顏色的原理 ，怎樣實(shí)現(xiàn)彩色顯示 ；分屏顯示技術(shù)以及矩陣切換技術(shù)的簡(jiǎn)介，是為了 增加 控制器的控制功能；自頂向下的設(shè)計(jì)方法和 Quartus II 軟件以及 VHDL 語言與 FPGA 結(jié)構(gòu)的簡(jiǎn)介，則是闡述了 EDA 的 設(shè)計(jì) 理論和實(shí)現(xiàn)工具。 xx 大學(xué)學(xué)士學(xué)位論文 19 第 3章 VGA 顯示控制器 的 VHDL 設(shè)計(jì) 本章詳細(xì)介紹了 VGA 顯示控制器的整體設(shè)計(jì)架構(gòu) 及其 控制 機(jī)制，采用 基于VHDL 的 自頂向下的設(shè)計(jì)思想，并使用模塊化的設(shè)計(jì)方法來實(shí)現(xiàn) 分配 功能模塊的特定功能。通過對(duì)各個(gè)模塊 進(jìn)行 分別設(shè)計(jì) 和 利用 Quartus II 軟件提供的強(qiáng)大的仿真工具對(duì)相應(yīng)模塊進(jìn)行軟件仿真分析。通過所暴露出的問題或不足，進(jìn)行相應(yīng) 的修正 ， 最終 達(dá)到 各功能模塊的具體 要求，為 Quartus II 軟件 中 頂層原理圖輸入所需的元件調(diào)用提供支持 。 顯示控制器的整體設(shè)計(jì) 系統(tǒng) 整體設(shè)計(jì)思想 根據(jù) VGA 顯示的控制原理可知僅需要 5 個(gè)控制信號(hào)： R、 G、 B （ 3 基色信號(hào)）、 HS（行同步信號(hào)）、 VS（場(chǎng)同步信號(hào)）就可以實(shí)現(xiàn)控制 CRT 顯示器正確顯示。根據(jù) RGB 顏色模型可知由 R、 G、 B 三種基色可以組合出任意種顏色。但我們?cè)趯?shí)驗(yàn)的驗(yàn)證階段可以僅用 R、 G、 B 三種基色的二元化值 (0 和 1)的不同組合來驗(yàn)證設(shè)計(jì)的正確性。 VGA 的控制信號(hào)是要求符合工業(yè)顯示標(biāo)準(zhǔn)的，即 要符合（ 64048060Hz）這個(gè)顯示標(biāo)準(zhǔn)。 在 VGA 標(biāo)準(zhǔn)下，根據(jù)矩陣切換技術(shù)，可以實(shí)現(xiàn) 在 有多臺(tái)主機(jī)的情況下，