【導(dǎo)讀】從而加速了直流電動機調(diào)速及伺服系統(tǒng)向一體化電動機以及控制數(shù)。針對運動控制系統(tǒng)的高實時性、強穩(wěn)定性的控制要求，開發(fā)高。精度、高效率和開放式的運動控制器具有十分重要的意義。其次，本文介紹了利用嵌入FPGA內(nèi)部NiosII軟核來。法，并以此說明了SOPC思想和實現(xiàn)途徑。該系統(tǒng)采用通用的PWM直流電機調(diào)。流電機控制系統(tǒng)，從而為電機的控制提供了一種新的思路。最后，本文給出了。明了設(shè)計的可行性和正確性。本文所采用的NiosII軟核組成的SOPC系統(tǒng)技術(shù)解

　　

【正文】 14 第 3章 基于 Nios II 的 系統(tǒng)硬件 設(shè)計 本章是全文的核心 部分，在本章，由基于 Nios II 的 系統(tǒng)框架 引申出各個模塊的構(gòu)建和硬件的設(shè)計 ， 其中 包括主控制器各個模塊的基本設(shè)置 、 驅(qū)動電路的設(shè)計 以及 閉環(huán)控制電路的設(shè)計 。 同時，部分模塊給出了時序仿真結(jié)果，用以驗證設(shè)計思想。 系統(tǒng)的的主體框架 系統(tǒng)的主體主要由 FPGA 片上系統(tǒng)、驅(qū)動電路和電機構(gòu)成的驅(qū)動控制系統(tǒng)以及處理反饋信號的閉環(huán)控制系統(tǒng)組成。 圖 3– 1 系統(tǒng)主體框架及接口示意圖 由圖 31 可以看出，除了與控制對象直接連 接的電路外， 其余電路 都可以集成到一個 FPGA 芯片當(dāng)中，同時我們使用了 Nios II 軟核作為主控制器，完全體現(xiàn)了 FPGA 集成度高、靈活性強、擴展性好的特點 ，同時 相比較 于現(xiàn)在比較成熟的單片機 PWM 控制系統(tǒng)來說，利用 FPGA 芯片構(gòu)成的系統(tǒng)，集成度更高、運算速度更快、處理精度更高、外圍電路更簡單，對于設(shè)計人員來說，利用 FPGA 芯片可以 大大 縮短設(shè)計開發(fā)的時間。 xx 大學(xué)學(xué)士學(xué)位論文 15 控制器各部分模塊 Nios II 軟核構(gòu)建 本系統(tǒng)的控制器 使 用的是 Altera 公司的 DE2 開發(fā)板上的 FPGA 芯片。 Nios II 處理器作為實現(xiàn)控制的中央處理器， 它的特點之一就是 Avalon 總線，這是連接片上處理器和其他模塊的一種簡單的總線協(xié)議，它規(guī)定了主設(shè)備和從設(shè)備之間進行連接的端口和通信時序。由于 Nios II 是一個位于 FPGA 中的處理軟核，因而定制其外設(shè)比較容易。此外，在定制中，本系統(tǒng)還加入了并行輸入 /輸出口（ PIO）、定時器（ Timer），以及可提供 PWM 信號的用戶自定義外設(shè)。為了精簡系統(tǒng)，沒有添加片上 RAM、 ROM，只添加了一個片外 SDRAM，為了提高系統(tǒng)的性能，添加了一個基于 Avalon 總線的鎖相環(huán)（ PLL）將系統(tǒng)時鐘倍頻到了80MHZ,同時利用該 PLL 使片外 SDRAM 的時序與 NIOS II 處理器同步， 由于被設(shè)計只是系統(tǒng)設(shè)計驗證，不需要形成產(chǎn)品，所以沒有添加 EPCS 模塊。 NIOS II軟核的配置 ，類型選用經(jīng)濟型 (Nios II/e)，指定 中斷和復(fù)位寄存器（片外SDRAM）；片上 RAM/ROM 信息以及 CPU 的 Cache 信息使用缺省配置； JTAG模式選擇層級 1。 軟核的其他模塊的配置： 鎖相環(huán)的配置： PLL(Phase Locked Loop)： 為鎖相回路或鎖相環(huán) ,用來統(tǒng)一整合時脈訊號 ,使內(nèi)存能正確的存取資料。 PLL 用于振蕩器中的反饋技術(shù)。 鎖相環(huán) 是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相 位同步。 PLL 通過比較外部信號的相 位和由壓控晶振（ VCXO）的相位來實現(xiàn)同步的，在比較的過程中， 鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直 到兩個信號的相位同步。 [9]而 FPGA 中含有的高性能嵌入式模擬鎖相環(huán)，其性能遠(yuǎn)優(yōu)于數(shù)字鎖相環(huán)，此鎖相環(huán) PLL 可以與一輸入的時鐘信號同步，并以其作為參考信號實現(xiàn)鎖相，從而輸出一至多個同步倍頻或分頻的片內(nèi)時鐘，以供邏輯系統(tǒng)應(yīng)用，而 SOPC 中的 PLL 模塊是基于 Avalon 總線的 PLL 性能更優(yōu)于嵌入式模 擬鎖相環(huán)。 本設(shè)計使用的配置為芯片速度級別 6 級輸入時鐘 50MHZ；輸出使用 C0,C1兩個輸出時鐘，均倍頻到 80MHZ，占空比為 50%； Avalon 接口屬性中， locked output 屬性選擇 Export。將 信號名更改為 SYSCLK，提供系統(tǒng)芯片時鐘，將 信號名更改為 SDRAMCLK，為片外存儲器提供時鐘輸入。 PLL 鎖相環(huán)模塊的添加，使外部存儲器與芯片時序同步，同時將芯片的工作時序提高到 80MHZ 提高了系統(tǒng)的性能，這是單片機所不能實現(xiàn)的。 的配置： 帶 Avalon 接口的 JTAGUART 設(shè)備實現(xiàn) PC 和 NIOS II 系統(tǒng)之間的串行通信，在許多設(shè)計中 JTAGUART 常取代 RS232 通信設(shè)備，用于字符的輸入和輸出。與 UART 設(shè)備不同的是， JTAGUART 是通過 JTAG 接口來傳輸數(shù)據(jù)的。程 xx 大學(xué)學(xué)士學(xué)位論文 16 序員可以使用 HAL 層提供的 API 函數(shù) 對 JTAGUART 進行操作，而不用通過寄存器直接訪問 JTAGUART 內(nèi)核，使用十分方便。 本系統(tǒng)的 JTAGUART 內(nèi)核的配置 讀寫 FIFO 的緩沖深度都選用 64 字節(jié)，中斷請求起點 8 字節(jié) 。 的配置： 定時器可以說是一個非常重要的外圍設(shè) 備。它可以作為系統(tǒng)的周期性時鐘源；也可以作為一個計時器，測定事件發(fā)生的時間；還可以對外輸出周期性脈沖或作為“看門狗”來使用。 定時器是掛載在 Avalon 總線上的 32 位 定時器，它提供一下特性： 1) 兩種計數(shù)模式：單次減 1 和連續(xù)減 1 計數(shù) 模式； 2) 定時器到達(dá) 0 時產(chǎn)生中斷請求； 3) 可選擇設(shè)定為看門狗定時器，當(dāng)為看門狗時，定時器計算到達(dá) 0 時復(fù)位系統(tǒng)； 4) 可選擇輸出周期性脈沖，在定時器計算到達(dá) 0 時輸出脈沖； 5) 可由軟件啟動、停止或復(fù)位定時器； 6) 可由軟件使能或屏蔽定時器中斷。 本設(shè)計使用的 Timer 具體配置如圖 3 2 所示。 圖 3– 2 Timer 定時器的具體配置 id 的配置： SOPC Builder 生成 Nios II 系統(tǒng)時，將為每個 Nios II 系統(tǒng)生成一個標(biāo)示符。該標(biāo)示符被寫入 System id 寄存器中，供編譯器和用戶辨別所運行的程序是否與目標(biāo)系統(tǒng)匹配。運行在與之不匹配的系統(tǒng)上時，會產(chǎn)生不可預(yù)測的結(jié)果，比如軟件驗證失敗 [10]。 xx 大學(xué)學(xué)士學(xué)位論文 17 的配置： SDRAM 控制器內(nèi)核提供一個連接片外 SDRAM 芯片的 Avalon 接口。SDRAM 控制器可讓設(shè)計者在 NIOS II 系統(tǒng)中簡易連接 SDRAM 芯片。 SDRAM 通 常用于需要大量易失性存儲器且成 本 要求較高的應(yīng)用系統(tǒng)。SDRAM 比較便宜，但需要實現(xiàn)刷新操作、行列管理、不同延遲和命令序列等邏輯。 SDRAM 控制器內(nèi)核提供了連接一個或多個 SDRAM 芯片的接口，并處理所有 SDRAM 協(xié)議要求。有了 SDRAM 控制器內(nèi)核，在 NIOS II 系統(tǒng)中使用使用 SDRAM 就像使用 SRAM 一樣簡單。 SDRAM 屬于片外存儲設(shè)備，與系統(tǒng)CPU 之間通過 Avalon 總線連接，所以 SDRAM 的工作時序要與 NIOS II 軟核一致，時序的問題由 PLL 鎖相環(huán)解決。 SDRAM 內(nèi)核的 配置 選用自定義 SDRAM選項，數(shù) 據(jù)寬度（ Data width）選擇 16bits,片選（ chip select）為 1，組號（ banks）選擇 4，地址寬度設(shè)置為 12 行（ row） 8 列（ column）， SDRAM 芯片時序規(guī)范 的設(shè)置如圖 33 所示。 圖 3– 3 SDRAM 控制器內(nèi)核的具體配置 SDRAM 芯片時序規(guī)范 的配置： 并行輸入 /輸出（ PIO）內(nèi)核提供 Avalon 從控制端口到通用 I/O 口間的存儲器映射接口。 I/O 端口 既連接到片內(nèi)邏輯， 又 連接到外部設(shè)備的 FPGA I/O 引腳。 PIO 內(nèi)核提供簡單的 I/O 訪問用戶邏輯或外部設(shè)備，應(yīng) 用例子有： 1) 控制 LED； 2) 讀取開關(guān)量； 3) 控制顯示設(shè)備； 4) 配置并且與片外設(shè)備通信，例如應(yīng)用規(guī)范標(biāo)準(zhǔn)產(chǎn)品（ ASSP）。 PIO 內(nèi)核中斷請求 (IRQ)輸出可以在輸入信號的基礎(chǔ)上申請一個中斷。 xx 大學(xué)學(xué)士學(xué)位論文 18 SOPC Builder 中提供了 PIO 內(nèi)核，可以很容易將 PIO 內(nèi)核集成到 SOPC Builder生成的系統(tǒng)中。本設(shè)計添加了兩個 PIO 內(nèi)核，一個作為系統(tǒng)讀取反饋信號比較結(jié)果開關(guān)量的輸入端，另一個作為系統(tǒng)向閉環(huán)控制系統(tǒng)中的比較電路輸送標(biāo)準(zhǔn)信號的輸出端。兩個 PIO 內(nèi)核的具體配置如圖 3圖 35 所示。 圖 3– 4 PIO 內(nèi)核基 本設(shè)置信息標(biāo)準(zhǔn)信號輸出端 圖 3– 5 PIO 內(nèi)核基本設(shè)置信息 開關(guān)量讀取輸入端 xx 大學(xué)學(xué)士學(xué)位論文 19 PWM 信號產(chǎn)生模塊 本系統(tǒng)使用的 PWM 信號產(chǎn)生模塊是用戶自定制的 PWM 模塊，定制文件使用的是 Altera 公司提供的標(biāo)準(zhǔn) 32 位 PWM 信號產(chǎn)生模塊。描述該模塊邏輯的硬件描述文件有三個： :完成 PWM 功能的任務(wù)邏輯 Verilog 代碼； : 完成讀 / 寫 PWM 寄存器的邏輯 Verilog 代碼；:為任務(wù)邏輯和寄存器文件提供 Aalon Slave 接口邏輯，并包含整個模塊的頂層文件。 添加用戶自定制外設(shè)的步驟： SOPC Builder 用戶圖形界面，選擇添加新元件； 圖 3– 6 添加用戶新元件 HDL File 標(biāo)簽頁，點擊 ADD 按鈕添加文件； 圖 3– 7 準(zhǔn)備添加自定制文件 ，在工程文件夾下選擇編寫好的三個文件添加，并確認(rèn) xx 大學(xué)學(xué)士學(xué)位論文 20 頂層文件名以及所在路徑是否正確； 圖 3– 8 添加自定制文件 PWM 模塊信號和 Avalon 信號名稱及類型，當(dāng)所有信號名稱和類型修改正確后，對話框最下方的信息欄中的錯誤警 告 會消失，并提示沒有錯誤 ； 圖 3– 9 信號類型修改 圖 3– 10 信息提示窗口 xx 大學(xué)學(xué)士學(xué)位論文 21 ； 圖 3– 11 在 interface 標(biāo)簽頁修改信號名稱 圖 3– 12 在 ponent wizard 標(biāo)簽頁中的 Group 欄里添加 USER_LOGIC 圖 3– 13 在元件庫列表里出現(xiàn)了 USER_LOGIC 組，里面包含 PWM 模塊 xx 大學(xué)學(xué)士學(xué)位論文 22 定制好的模塊添加到 NIOS II 系統(tǒng)中，并更改名稱，以便軟件調(diào)用。 至此，自定制的 PWM 模塊就添加到了 NIOS II 系統(tǒng)中，有的系 統(tǒng)需要多路PWM 信號，這時可以繼續(xù)添加元件到 NIOS II 系統(tǒng)中，只要將外設(shè)的名稱設(shè)置正確并能很好區(qū)分就可以了。 電機運行狀態(tài)控制電路模塊 本系統(tǒng)使用的專用驅(qū)動電路 L298N 可以控制電機的運行狀態(tài) [11]，其控制信號由控制器給出，控制的輸入為撥斷開關(guān)， 控制電路模塊的 結(jié) 構(gòu)體 VHDL 文件如下： ARCHITECTURE behav3 OF ctrol IS SIGNAL sour :STD_LOGIC_VECTOR( 1 DOWNTO 0)。 begin sour = sing1 amp。sing2。 process(sour) begin CASE sour IS WHEN 00 = sta =00。 WHEN 01 = sta =01。 WHEN 10 = sta =10。 WHEN 11 = sta =00。 END CASE。 END PROCESS。 end。 當(dāng)兩個輸入信號相同時，輸出為全低電平，當(dāng)兩個輸入不同時，輸出為相應(yīng)的兩個狀態(tài)，用來控制電機的轉(zhuǎn)動方向。 仿真結(jié)果如 圖 314 所示。 圖 3– 14 控制電路時序仿真結(jié)果 頻率 計模塊 閉環(huán)控制中，對于反饋信號的處理十分重要，本系統(tǒng)使用的是 6 位十進制頻率計，頻率計由三部分組成：控制模塊、計數(shù)模塊和鎖存模塊。控制模塊完成控制計數(shù)器 何時清零、 鎖存器 何時工作 ，以及確定計數(shù)周期的工作。其結(jié)構(gòu) xx 大學(xué)學(xué)士學(xué)位論文 23 體代碼如下： ARCHITECTURE behav OF FTCRL IS SIGNAL DIV2CLK :STD_LOGIC。 BEGIN PROCESS (CLKK) BEGIN IF CLKK39。EVENT AND CLKK=39。139。 THEN DIV2CLK=NOT DIV2CLK。 1HZ 時鐘 2 分頻 END IF。 END PROCESS。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。039。AND DIV2CLK=39。039。THEN RST_CNT=39。139。 產(chǎn)生計數(shù)器清零信號 ELSE RST_CNT=39。039。END IF。 END PROCESS。 LOAD=NOT DIV2CLK。 鎖存器工作信號 CNT_EN=DIV2CLK。 計數(shù) 時鐘使能信號 END behav。 計數(shù)模塊，為了使用戶觀察方便，計數(shù)模塊使用了 6 個十進制加法計數(shù)器使得計數(shù)結(jié)果為十進制，不用用戶自己進行數(shù)制轉(zhuǎn)換。十進制計數(shù)器的結(jié)構(gòu)體代碼如下