【正文】 e II 器件的制造基于 300mm 晶圓，采用 TSMC 90nm、低K 值電介質(zhì)工藝。根據(jù)系統(tǒng)外部接口的要求，確定接口時(shí)序和芯片引腳資源消耗情況。 SOPC 概述 SOPC 簡(jiǎn)介 SOPC（ System On Programmable Chip） ,是 Altera 公司提出來(lái)的一種靈活、高效的 SOC 解決方案 ，是一種新的軟硬件協(xié)同設(shè)計(jì)的系統(tǒng)設(shè)計(jì)技術(shù)。 本文研究?jī)?nèi)容 鑒于上述電氣傳動(dòng)和 PWM 技術(shù)的發(fā)展和趨勢(shì)，本文以?xún)上嘀绷麟姍C(jī)為控制對(duì)象， 使用 基于 SOPC 系統(tǒng)的 Nios II 軟核 ，并 利用 PWM 技術(shù)設(shè)計(jì)實(shí)現(xiàn)一個(gè)直流電機(jī)控制系統(tǒng)，主要研究?jī)?nèi)容包括以下幾點(diǎn)： PWM 技術(shù)的原理進(jìn)行分析研究，選取適合 PWM 技術(shù)控制的直流電機(jī)驅(qū)動(dòng)系統(tǒng) 。執(zhí)行 PWM 操作之前，這種微處理器要求在軟件中完成以下工作： /計(jì)數(shù)器的周期 。 本設(shè)計(jì)要求可以控制直流電機(jī)正反轉(zhuǎn)狀態(tài)，所以驅(qū)動(dòng)系統(tǒng)屬于可逆直流PWM 系統(tǒng)。由于電樞電流方向不能立刻改變，電動(dòng)機(jī)的自感電動(dòng)勢(shì)克服反電動(dòng)勢(shì)通過(guò) VD V4 續(xù)流，電動(dòng) xx 大學(xué)學(xué)士學(xué)位論文 10 機(jī)消耗存儲(chǔ)在電感中的能量，電流衰減。 。每個(gè)總線(xiàn)主機(jī)發(fā)起總線(xiàn)控制請(qǐng)求，由總線(xiàn)仲裁器對(duì)某個(gè)主機(jī)授權(quán)接入總線(xiàn)。 ，可處理具有不同數(shù)據(jù)寬度的外設(shè)之間的數(shù)據(jù)傳輸。 Nios II 來(lái)測(cè)試寄存器級(jí)的訪(fǎng)問(wèn)是否正確。由于 Nios II 是一個(gè)位于 FPGA 中的處理軟核，因而定制其外設(shè)比較容易。 的配置： 定時(shí)器可以說(shuō)是一個(gè)非常重要的外圍設(shè) 備。 I/O 端口 既連接到片內(nèi)邏輯， 又 連接到外部設(shè)備的 FPGA I/O 引腳。 WHEN 11 = sta =00。039。 計(jì)數(shù)模塊，為了使用戶(hù)觀(guān)察方便，計(jì)數(shù)模塊使用了 6 個(gè)十進(jìn)制加法計(jì)數(shù)器使得計(jì)數(shù)結(jié)果為十進(jìn)制，不用用戶(hù)自己進(jìn)行數(shù)制轉(zhuǎn)換。 THEN DIV2CLK=NOT DIV2CLK。sing2。有了 SDRAM 控制器內(nèi)核，在 NIOS II 系統(tǒng)中使用使用 SDRAM 就像使用 SRAM 一樣簡(jiǎn)單。 的配置： 帶 Avalon 接口的 JTAGUART 設(shè)備實(shí)現(xiàn) PC 和 NIOS II 系統(tǒng)之間的串行通信，在許多設(shè)計(jì)中 JTAGUART 常取代 RS232 通信設(shè)備，用于字符的輸入和輸出。 系統(tǒng)的的主體框架 系統(tǒng)的主體主要由 FPGA 片上系統(tǒng)、驅(qū)動(dòng)電路和電機(jī)構(gòu)成的驅(qū)動(dòng)控制系統(tǒng)以及處理反饋信號(hào)的閉環(huán)控制系統(tǒng)組成。 。因使用相互獨(dú)立的地址和 數(shù)據(jù) 通路， Avalon 外設(shè)不需要識(shí)別數(shù)據(jù)和地址周期。SOPC Builder 自動(dòng)生成的 Avalon 交換式總線(xiàn)使用最少的邏輯資源來(lái)支持?jǐn)?shù)據(jù)總線(xiàn)的復(fù)用、地址譯碼、等待周期的產(chǎn)生、外設(shè)的地址對(duì)齊、中斷優(yōu)先級(jí)的制定以及高級(jí)的交換式總線(xiàn)傳輸。閉環(huán)控制的主要組成部分是反饋信號(hào)的獲得以及閉環(huán)控制的方法。電樞電流上升，電動(dòng)機(jī)處于正方向的電動(dòng)狀態(tài)，等效電路如圖 24a 所示。公式 21 表明，平均電壓由脈沖占空比及電源電壓所決定，與占空比成正比。通 的時(shí)候即是直流供電被加到負(fù)載上的時(shí)候，斷的時(shí)候即是供電被斷開(kāi)的時(shí)候。采用 Nios II處理器進(jìn)行設(shè)計(jì)，可以幫助 用戶(hù) 將產(chǎn)品迅速推向市場(chǎng)，延長(zhǎng)產(chǎn)品生命周期，防止出現(xiàn)處理器逐漸過(guò)時(shí)的情況 [5]。 ： 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線(xiàn)通道進(jìn)行連線(xiàn)，并產(chǎn)生相應(yīng)文件 (如配置文件與相關(guān)報(bào)告 )其主要過(guò)程包括，設(shè)計(jì)文件轉(zhuǎn)換、映射和布局布線(xiàn)。 首先確定系統(tǒng)功能，并對(duì)關(guān)鍵部分予以仿真。 FPGA 有 并行主模式、主從模式、串行模式及外設(shè)模式等 多種配置模式。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分。一種方式是將脈沖信號(hào)的開(kāi)關(guān)頻率及周期 T 固定，通過(guò)改變導(dǎo)通脈沖的寬度來(lái)改變負(fù)載的平均電壓，這就是脈沖寬度調(diào)制（ PWM）?，F(xiàn)代的直流傳動(dòng)系統(tǒng)的發(fā)展方向是電動(dòng)機(jī)主極永磁化及換向無(wú)刷化，而無(wú)刷直流電機(jī)正是在這樣的趨勢(shì)下所發(fā)展起來(lái)的機(jī)電一體化電動(dòng)機(jī)系統(tǒng)。 最后，本文給出了控制系統(tǒng)軟件中的幾個(gè)關(guān)鍵函數(shù)，說(shuō)明了系統(tǒng)是如何控制電機(jī)運(yùn)動(dòng)的。 依據(jù)上述的設(shè)計(jì)思想 ，做出了實(shí)體模型并進(jìn)行驗(yàn)證測(cè)試，相關(guān)運(yùn)行結(jié)果證明了設(shè)計(jì)的可行性和正確性。一般意義上的無(wú)刷直流電機(jī)是指方波無(wú)刷直流電動(dòng)機(jī)，其特征是只需簡(jiǎn)單的開(kāi)關(guān)位置信號(hào)即可通過(guò)逆變橋驅(qū)動(dòng)永磁電動(dòng)機(jī)工作。另一種方式是將脈 沖信號(hào)的導(dǎo)通寬度固定，通過(guò)改變開(kāi)關(guān)頻率及周期 T 來(lái)改變負(fù)載的平均電壓，這就是脈沖頻率調(diào)制（ PFM）。 FPGA 的基本特點(diǎn)主要有： FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投片生產(chǎn)，就能得到 可 用的芯片。 Cyclone II 系列 FPGA 簡(jiǎn)介 Cyclone II 系列 FPGA 芯片是 ALTERA 公司 的產(chǎn)品。在確定系統(tǒng)功能并劃分功能模塊之后，根據(jù)不同的結(jié)構(gòu)和算法 ， 確定不同的資源消耗。 ：產(chǎn)生一反標(biāo)文 件，供給后續(xù)的時(shí)序仿真使用。 采用 Nios II 處理器，用戶(hù)將不會(huì)局限于預(yù)先制造的處理器技術(shù)，而是根據(jù)自己的要求定制處理器，按照需要選擇合適的外設(shè)、存儲(chǔ)器 和接口。只要帶寬足夠，任何模擬值都可以使用 PWM進(jìn)行編碼。改變占空比能夠相應(yīng)地改變平均電壓，也就實(shí)現(xiàn)了直流電動(dòng)機(jī)的調(diào)壓調(diào)速。 狀態(tài) 2：電動(dòng)續(xù)流狀態(tài)。 反 饋信號(hào)的獲得有以下 兩 種途徑： 。 Avalon 交換式總線(xiàn)定義的內(nèi)聯(lián)線(xiàn)的策略使得任何一個(gè) Avalon 總線(xiàn)上的主外設(shè)都可以與任何一個(gè)從外設(shè)溝通。 最高達(dá) 128 位的數(shù)據(jù)寬度，支持不是 2 的偶數(shù)冪的數(shù)據(jù)寬度。 C 頭文件來(lái)為軟件定義硬件寄存器映像。 圖 3– 1 系統(tǒng)主體框架及接口示意圖 由圖 31 可以看出，除了與控制對(duì)象直接連 接的電路外， 其余電路 都可以集成到一個(gè) FPGA 芯片當(dāng)中，同時(shí)我們使用了 Nios II 軟核作為主控制器，完全體現(xiàn)了 FPGA 集成度高、靈活性強(qiáng)、擴(kuò)展性好的特點(diǎn) ，同時(shí) 相比較 于現(xiàn)在比較成熟的單片機(jī) PWM 控制系統(tǒng)來(lái)說(shuō)，利用 FPGA 芯片構(gòu)成的系統(tǒng)，集成度更高、運(yùn)算速度更快、處理精度更高、外圍電路更簡(jiǎn)單，對(duì)于設(shè)計(jì)人員來(lái)說(shuō)，利用 FPGA 芯片可以 大大 縮短設(shè)計(jì)開(kāi)發(fā)的時(shí)間。與 UART 設(shè)備不同的是， JTAGUART 是通過(guò) JTAG 接口來(lái)傳輸數(shù)據(jù)的。 SDRAM 屬于片外存儲(chǔ)設(shè)備，與系統(tǒng)CPU 之間通過(guò) Avalon 總線(xiàn)連接，所以 SDRAM 的工作時(shí)序要與 NIOS II 軟核一致，時(shí)序的問(wèn)題由 PLL 鎖相環(huán)解決。 process(sour) begin CASE sour IS WHEN 00 = sta =00。 1HZ 時(shí)鐘 2 分頻 END IF。十進(jìn)制計(jì)數(shù)器的結(jié)構(gòu)體代碼如下：。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。 WHEN 10 = sta =10。 圖 3– 3 SDRAM 控制器內(nèi)核的具體配置 SDRAM 芯片時(shí)序規(guī)范 的配置： 并行輸入 /輸出（ PIO）內(nèi)核提供 Avalon 從控制端口到通用 I/O 口間的存儲(chǔ)器映射接口。 本系統(tǒng)的 JTAGUART 內(nèi)核的配置 讀寫(xiě) FIFO 的緩沖深度都選用 64 字節(jié)，中斷請(qǐng)求起點(diǎn) 8 字節(jié) 。 Nios II 處理器作為實(shí)現(xiàn)控制的中央處理器， 它的特點(diǎn)之一就是 Avalon 總線(xiàn)，這是連接片上處理器和其他模塊的一種簡(jiǎn)單的總線(xiàn)協(xié)議，它規(guī)定了主設(shè)備和從設(shè)備之間進(jìn)行連接的端口和通信時(shí)序。 Nios II 系統(tǒng)中。這樣就簡(jiǎn)化了 Avalon 接口的時(shí)序行為，而且偏于集成高速外設(shè)。傳統(tǒng)總線(xiàn)結(jié)構(gòu)中 ，單個(gè)總線(xiàn)仲裁器控制總線(xiàn)主機(jī)和從機(jī)之間的通信?；魻杺鞲衅鞯姆答佋硎峭ㄟ^(guò)傳感 器來(lái)檢測(cè)轉(zhuǎn)子的位置，并產(chǎn)生一個(gè)正比于磁感應(yīng)強(qiáng)度的信號(hào)，該信號(hào)當(dāng) 磁場(chǎng)為零時(shí)輸出為 1/2 電源電壓，輸出穩(wěn)定性可以達(dá)到 1mT 左右。此時(shí)電樞兩端所作用電壓為零?，F(xiàn)在比較成熟的 xx 大學(xué)學(xué)士學(xué)位論文 9 技術(shù)有 MOS 門(mén)功率器件 構(gòu)成的驅(qū)動(dòng)電路和 IGBT 的專(zhuān)用驅(qū)動(dòng)集成電路，本設(shè)計(jì)使用的驅(qū)動(dòng)電路是 L298N 專(zhuān)用集成電路，屬于 MOS 門(mén)功率器件構(gòu)成的驅(qū)動(dòng)電路。 占空比是接通時(shí)間與周期之比；調(diào)制頻率為周期的倒數(shù)。由于今后發(fā)展具有不確定性，因此，設(shè)計(jì)人員必須能夠更改其設(shè)計(jì)，加入多個(gè) CPU，定制指令集及硬件加速器，以達(dá)到新的性能目標(biāo)，而 Nios II 處理器能滿(mǎn)足以上要求。 ：下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA芯片中，也叫芯片配置。根據(jù)系統(tǒng)設(shè)計(jì)的要求，對(duì)系統(tǒng)時(shí)序和時(shí)鐘速率進(jìn)行考察和估計(jì)，可以確定所需器件的速度級(jí)別。其中， Cyclone II 系列芯片 是 最新推 xx 大學(xué)學(xué)士學(xué)位論文 4 出的產(chǎn)品系列。 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。在頻率較低時(shí)，往往人耳所感覺(jué)到的電磁噪聲較高；而在頻率較高時(shí)，會(huì)導(dǎo)致功率器件開(kāi)關(guān)損耗的增加，而且還存在功率器件關(guān)斷速度的限制。 永磁同步電動(dòng)機(jī)調(diào)速及高性能伺服技術(shù)發(fā)展迅速，應(yīng)用功率范圍不斷擴(kuò)大。 關(guān)鍵詞 直流電機(jī) 控制； 脈寬調(diào)制（ PWM） 。其次，本文 介紹 了利用嵌入 FPGA內(nèi)部 Nios II軟核來(lái)構(gòu)建一個(gè)真正意義上的小型 SoC(System On a Chip)直流電機(jī)控制系統(tǒng)的具體方法，并以此說(shuō)明了 SOPC思想和實(shí)現(xiàn)途徑。 電氣傳動(dòng)與 PWM 技術(shù)概述 電氣傳動(dòng)的發(fā)展與趨勢(shì) 隨著現(xiàn)代技術(shù)的發(fā)展，電氣傳動(dòng)系統(tǒng)正在向系統(tǒng)高性能、控制數(shù)字化、一體化機(jī)電的方向發(fā)展。在 PWM 技術(shù)中，功率器件工作在開(kāi)關(guān)飽和導(dǎo)通狀態(tài)，通過(guò)改變功率器件的驅(qū)動(dòng)脈沖信號(hào)的開(kāi)通與關(guān)斷的時(shí)間，來(lái)改變加在負(fù)載兩端的平均電壓的大小。 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情 況。 Nios II 軟核簡(jiǎn)介 Nios II 系列 32 位 RISC 嵌入式處理器具有超過(guò) 200DMIP 的性能，在低成本 FPGA 中實(shí)現(xiàn)成本只有 35 美分。 PWM 信號(hào)仍然是數(shù)字的，因?yàn)樵诮o定的任何時(shí)刻，滿(mǎn)幅值的直流供電要么完全有(ON)，要么完全無(wú) (OFF)。 圖 2– 1 直流 PWM 調(diào)速控制控制電路 在 PWM 控制中，電樞電壓平均值 Uav 由電源電壓、脈沖周期 T 以及開(kāi)關(guān)S1 在每個(gè)周期內(nèi)所導(dǎo)通的時(shí)間 ton 決定。 狀態(tài) 1：電動(dòng)狀態(tài)。電動(dòng)機(jī)在反轉(zhuǎn)情況時(shí)的運(yùn)行狀態(tài)與之相似。在 SOPC Builder 中，每當(dāng)一個(gè)新的組件被添加到系統(tǒng)中或是某個(gè)外設(shè)介入優(yōu)先權(quán)被改變了，就會(huì)有一個(gè)新的、最佳的 Avalon 交換式總線(xiàn)被生成。 Avalon 接口是一個(gè)完全開(kāi)放的標(biāo)準(zhǔn)。 ，定義一個(gè)恰當(dāng)?shù)?Avalon 接口。 xx 大學(xué)學(xué)士學(xué)位論文 14 第 3章 基于 Nios II 的 系統(tǒng)硬件 設(shè)計(jì) 本章是全文的核心 部分，在本章，由基于 Nios II 的 系統(tǒng)框架 引申出各個(gè)模塊的構(gòu)建和硬件的設(shè)計(jì) ， 其中 包括主控制器各個(gè)模塊的基本設(shè)置 、 驅(qū)動(dòng)電路的設(shè)計(jì) 以及 閉環(huán)控制電路的設(shè)計(jì) 。將 信號(hào)名更改為 SYSCLK，提供系統(tǒng)芯片時(shí)鐘，將 信號(hào)名更改為 SDRAMCLK，為片外存儲(chǔ)器提供時(shí)鐘輸入。SDRAM 比較便宜，但需要實(shí)現(xiàn)刷新操作、行列管理、不同延遲和命令序列等邏輯。 電機(jī)運(yùn)行狀態(tài)控制電路模塊 本系統(tǒng)使用的專(zhuān)用驅(qū)動(dòng)電路 L298N 可以控制電機(jī)的運(yùn)行狀態(tài) [11]，其控制信號(hào)由控制器給出，控制的輸入為撥斷開(kāi)關(guān)， 控制電路模塊的 結(jié) 構(gòu)體 VHDL 文件如下： ARCHITECTURE behav3 OF ctrol IS SIGNAL sour :STD_LOGIC_VECTOR( 1 DOWNTO 0)。EVENT AND CLKK=39。 鎖存器工作信號(hào) CNT_EN=DIV2CLK。039。 END PROCESS。 PIO 內(nèi)核中斷請(qǐng)求 (IRQ)輸出可以在輸入信號(hào)的基礎(chǔ)上申請(qǐng)一個(gè)中斷。 定時(shí)器是掛載在 Avalon 總線(xiàn)上的 32 位 定時(shí)器，它提供一下特性： 1) 兩種計(jì)數(shù)模式：?jiǎn)未螠p 1 和連續(xù)減 1 計(jì)數(shù) 模式； 2) 定時(shí)器到達(dá) 0 時(shí)產(chǎn)生中斷請(qǐng)求； 3) 可選擇設(shè)定為看門(mén)狗定時(shí)器，當(dāng)為看門(mén)狗時(shí)，定時(shí)器計(jì)算到達(dá) 0 時(shí)復(fù)位系統(tǒng)； 4) 可選擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá) 0 時(shí)輸出脈沖； 5) 可由軟件啟動(dòng)、停止或復(fù)位定時(shí)器； 6) 可由軟件使能或屏蔽定時(shí)器中斷。為了精簡(jiǎn)系統(tǒng)，沒(méi)有添加片上 RAM、 ROM，只