【導讀】本課題采用FPGA設計一個液晶顯示模塊LCM的接口控制電路，實現(xiàn)對LCM的有效控制，要求能顯示中文和英。文兩種字符，下載并測試電路功能，分析芯片資源的占用情況。編程器件現(xiàn)場可編程門陣列FPGA，已成為當今應用最廣泛的可編程專用集成電路之一。集成電路，大大的較少了產(chǎn)品的研發(fā)周期和降低成本。近年來可編程邏輯器件的開發(fā)生產(chǎn)和銷售規(guī)。模以驚人的速度增長，而且廣泛的應用于航空航天，網(wǎng)絡通信，軍用雷達，儀器儀表，工業(yè)控制，而液晶顯示器由于具有低壓、微功耗、顯示信息量。用量最大的顯示器件。液晶顯示控制器作為液晶驅動電路的核心部件通常由集成電路組成，通過為。液晶顯示系統(tǒng)提供時序信號和顯示數(shù)據(jù)來實現(xiàn)液晶顯示。因此，在諸多科學以及社會環(huán)境影響因數(shù)下，本課題便把FPAG的應用與液晶顯示器連接起來了，塊LAB、嵌入式陣列塊EAB、快速互聯(lián)以及IO單元，與否、學生的論證充分否、學生能否完成課題，達到預期的目標。識到本聲明的法律后果由本人承擔。

　　

【正文】 40IO, LVDS46p197IO, LVDS25n237IO, LVDS49n183IO, LVDS49p184IO, LVDS46n196IO, LVDS25p238BANK 1BANK 2IO, LVDS102p61IO, LVDS102n62IO, LVDS100p65IO, LVDS100n66IO, LVDS99p (DQ1B7)67IO, LVDS99n (DQ1B6)68IO, DPCLK7 (DQS1B)73IO, VREF2B474IO, LVDS98p75IO, LVDS98n (DQ1B5)76IO, LVDS97p (DQ1B4)77IO, LVDS97n78IO, LVDS96p79IO, LVDS95p82IO, LVDS95n83IO, LVDS94p84IO, LVDS94n85IO, LVDS93p86IO, LVDS93n87IO, LVDS92p88IO, VREF1B493IO, LVDS87p (DM1B)94IO, LVDS87n95IO, LVDS86p98IO, LVDS86n99IO, LVDS85p100IO, LVDS85n101IO106IO, VREF0B4107IO, DPCLK6 (DQS0B)108IO, LVDS79p (DQ1B3)113IO, LVDS79n (DQ1B2)114IO, LVDS78p (DQ1B1)115IO, LVDS78n (DQ1B0)116IO, LVDS76p119IO, LVDS76n120IO, LVDS77n118IO, LVDS80p104IO, LVDS101n64IO, LVDS80n105IO, LVDS101p63IO, LVDS77p117BANK 4IO, LVDS75n121IO, LVDS75p122IO, LVDS74n123IO, LVDS74p124IO, LVDS73n (DQ1R7)125IO, LVDS73p126IO, VREF2B3127IO (DQ1R6)128IO, DPCLK5 (DQS1R)131IO, LVDS72n (DQ1R5)132IO, LVDS72p (DQ1R4)133IO, LVDS71n134IO, LVDS71p135IO, LVDS70n136IO, LVDS70p137IO, LVDS69n138IO, LVDS69p139IO, LVDS68n140IO, LVDS68p141IO, PLL2_OUTn143IO, PLL2_OUTp144IO, VREF1B3156IO, LVDS59n (DM1R)158IO, LVDS59p159IO, LVDS58n160IO, LVDS58p161IO, LVDS57n162IO, LVDS57p163IO, LVDS56n164IO, LVDS56p165IO, LVDS55n166IO, LVDS55p167IO, LVDS54n168IO, LVDS54p (DQ1R3)169IO, DPCLK4 (DQS0R)170IO, LVDS53n (DQ1R2)173IO, LVDS53p (DQ1R1)174IO (DQ1R0)175IO, VREF0B3176IO, LVDS52n177IO, LVDS52p178IO, LVDS51n179IO, LVDS51p180BANK 3U?AEP1C12Q240C8 圖 EP1C12Q240C8 用戶 I/O原理圖 （ 2） 配置管腳。 MSEL[1..0]：用于選擇配置模式。 FPGA有多種配置模式，比如主動、被動、快速、正常、串行、并行等，可以此管腳進行選擇。 DATA0： FPGA串行數(shù)據(jù)輸出，連接至配置器件的串行數(shù)據(jù)輸出引腳。 DCLK： FPGA串行時鐘輸出，為配置器件提供串行時鐘。 nCSO（ I/O）： FPGA片選信號輸出連接至配置器件的 nCS 管腳。 ASDO（ I/O）： FPGA串行數(shù)據(jù)輸出，連接至配置器件的 ASDI 管腳。 nCEO：下載鏈器件時能輸出。在一條下載鏈（ Chain）中，當?shù)谝粋€器件配置完成后，此信號將使能下一個器件開始進行配置。下載鏈的最后一個器件的 nCEO 應懸空。 nCE：下載鏈器件使能輸出，連接至上一個器件的 nCEO。下載鏈第一個器件的 nCE 接地。 nCONFIG：用戶模式配置起始信號。 nSTATUS：配置狀態(tài)信號。 CONF_DONE：配置結束信號。 如圖 所示是 FPGA配置管腳原理圖 19 nCEO32MSEL034MSEL135CONF_DONE45nSTATUS46nCONFIG26nCE33ASDO(IO)37nCSO(IO)24DCLK36DATA025*EP1C12Q240C8 TCK147TDO149TMS148TDI155U1EEP1C12Q240C8 (1) AS模式下在接口 (2) JTAG調(diào)試接口 圖 EP1C12Q240C8 配置管腳原理圖 (3) 電源管腳。 VCCINT：內(nèi)核電壓。通常與 FPGA芯片所采用的工藝有關，例如 130nm 工藝為 ， 90nm 工藝為 。 VCCIO：端口電壓。一般為 ，還可以支持選擇多種電壓，如 5V、 、 。 VREF：參考電壓。 GND：信號地。 VCCA_PLL：鎖相環(huán)模擬電壓，一般通過濾波器接到 VCCINT 上。 GNDA_PLL：鎖相環(huán)模擬地。 VCC_PLL：鎖相環(huán)管腳電壓，直接連 VCCIO。 GND_PLL：鎖相環(huán)數(shù)字地。 如圖 所示是 FPGA電源管腳原理圖。 VCCA_PLL127GNDA_PLL130GNDG_PLL131GNDG_PLL2150GNDA_PLL2151VCCA_PLL2154VCCINT191VCCINT110VCCINT90VCCINT72VCCINT211VCCINT229GND190GND210GND232GND171GND142GND212GND129GND111GND69GND192GND230GND40GND109GND10GND52GND71GND89GND91VCCIO151VCCIO122VCCIO2189VCCIO2231VCCIO2209VCCIO19VCCIO492VCCIO470VCCIO4112VCCIO3157VCCIO3130VCCIO3172VCCINT198VCCINT204VCCINT220GND199GND205GND221VCCINT81VCCINT97VCCINT103GND102GND80GND96U?CEP1C12Q240C8 圖 GA電源管腳原理圖 (4) 時鐘管腳 20 CLKnum（ LVDSCLKnump）：鎖相環(huán)時鐘輸入。支持 LVDS 時鐘輸入， p 接正端， num 表示 PLL序號。 CLKnum（ LVDSCLKnumn）：鎖相環(huán)時鐘輸入。支持 LVDS 時鐘輸入， n 接負端， num 表示 PLL序號。 PLLnum_OUTp（ I/O）：鎖相環(huán)時鐘輸出。 支持 LVDS 時鐘輸入， p 接正端， num表示 PLL 序號。 PLLnum_OUTn（ I/O）：鎖相環(huán)時鐘輸出。支持 LVDS 時鐘輸入， n 接負端， num表示 PLL 序號。 如圖 所示是 FPGA時鐘管腳原理圖。 另外， FPGA的管腳中，有一些是全局時鐘，這些管腳在 FPGA中已經(jīng)做好了時鐘樹。使用這些管腳作為關鍵時鐘或信號的布線可以獲得最佳的性能。 CLK0, LVDSCLK1p28CLK1, LVDSCLK1n29CLK3, LVDSCLK2n152CLK2, LVDSCLK2p153U?DEP1C12Q240C8 圖 FPGA時鐘管腳原理圖 特殊管腳。 VCCPD：用于選擇驅動電壓。 VCCSEL：用于控制配置引腳和鎖相環(huán)相關的輸入緩沖電壓。 PORSEL：上電復 位選項。 NIOPULLUP：用于控制配置時所使用的用戶 I/O 的內(nèi)部上拉電阻是否工作。 TEMPDIODEn/p：用于關聯(lián)溫度敏感二極管。 4 硬件接口電路設計 本設計是設計一個基于 FPGA的液晶顯示接口電路， 其中主要元器件為 EP1C12Q240C8和 1286412液晶模塊。 ，總體硬件電路框圖如圖 所示。 21 RS R/W E D0~D7 圖 電源是整個系統(tǒng)能夠正常工作的基本保證，如果電源電路設計的不好，系統(tǒng)有可能不能工作，或者即使能工作但是散熱條件不好，導致系統(tǒng)不穩(wěn)定等異常情況。所以如何選用適合的電源芯片，以及如何合理的對電源進行布局布線，都是值得下功 夫研究的。 在選用電源之前要仔細閱讀 FPGA 的芯片手冊，一般來說 FPGA 用到的管腳和資源越多，那么所需要的電流就越大，當電路啟動時 FPGA 的瞬間電流也比較大。通過數(shù)據(jù)手冊中提供的電氣參數(shù)，確定 FPGA最大需要多大的電流才能工作。 下面是幾種常使用的 FPGA參考電源。 AS117 可以提供 1A電流，線性電源（適用 144 管腳以下、 5 萬邏輯門以下的 FPGA）。 AS2830（或 LT1085/6）可以提供 3A電流，線性電源（適用 240 管腳以下、 30萬邏輯門以下的 FPGA）。 TPS54350 可以提供 3A 電流，開關電源（適用大封裝大規(guī)模的高端 FPGA）。 綜合考慮各個方面因素，本設計選擇 AS2830 電源， AS2830 電源應用電路如圖 所示。 OUT2IN3GND1UP2510R9510R11510R10D147uFC247uFC647uFC547uFC447uFC310mHL1VCC5VVCCIO3VCCINT 圖 AS2830電源應用電路 復位電路設計 一般復位電路采用的是低電平復位，只有個別單片機采用高電平復位方式。常見的電平復位電路分為芯片復位和阻容復位。前者的復位信號比較穩(wěn)定，而后者容易出現(xiàn)抖動。因此在成本允許的范圍內(nèi)我們一般推薦使用復位芯片復位。 常用的芯片復位有 MAX708S/706S 系列，它們可以提供高、低電平兩 種復位方式和電源監(jiān)控能力（監(jiān)控電源電壓低到一定程度自動復位）。 電源電路 時鐘電路 復位電路 12864 液晶顯示模塊 FPGA 22 IMP811 是一款比較低廉的復位芯片，只有低電平復位功能，但是其體積非常小。本設計選擇 IMP811復位芯片。 IMP811 典型連接電路如圖 所示。 GND1RST_N2VCC4MR_N3UR1IMP811S1RESETC710KR12VCCRESET 圖 IMP811典型連接電路 由于 FPGA開發(fā)板上自帶的晶振頻率為 50MHZ，而所需要的時鐘頻率則需要小于 ，因此需要一個分頻器對其進行分頻。 這里采用簡單的計數(shù)器對其進行分頻，計數(shù)器上限經(jīng)過計算設為 4000. 經(jīng)過分頻后的時鐘信號頻率為 ，滿 足實驗需要。 在分頻之后由于時鐘信號需要同時控制 LCD 模塊以及 FPGA的模塊，因此需要編寫一個程序，使得兩者之間同步。 最終的時鐘控制 電路典型連接如圖 所示。 VCC4GND2OUT3NC