【正文】 替換 packet_good=39。 else m2_next_state = m2_gather。139。 end if。) then m2_next_state = m2_gather。 when m2_wait = if (fall=39。039。039。139。139。 end process。) then m2_state = m2_next_state。event and clk=39。) then m2_state = m2_reset。 m2 狀態(tài) m2statech: process (reset, clk) begin if (reset=39。 when risesig=001 else 39。 rise = 39。 end if。 risesig(1) = risesig(0)。139。 elsif clk39。039。039。139。 end process。 fallsig(2) = fallsig(1)。 then fallsig(0) = ps2_clk。event and clk=39。 then fallsig = 000。 檢測 ps2clk 上升 沿和下降沿 detect_ps2clkfall : process(clk,reset,ps2_clk) begin if reset=39。 else 39。 when ps2_data_hi_z=39。 ps2_data = 39。 else 39。 when ps2_clk_hi_z=39。 begin ps2_clk = 39。 signal y_increment : std_logic_vector(7 downto 0)。 鎖存數(shù)據(jù)到輸出寄存器 signal packet_good : std_logic。 m1 狀態(tài)機輸出數(shù)據(jù) signal fall,n_fall : std_logic。 signal clean_clk : std_logic。 signal ps2_data_hi_z : std_logic。 等待時間 signal debounce_timer_count : std_logic_vector(1 downto 0)。位序列 signal bitcount : std_logic_vector(5 downto 0)。 signal watchdog_timer_done : std_logic。 signal m2_state,m2_next_state : m2statetype。 type m2statetype is (m2_reset, m2_wait, m2_gather, m2_verify, m2_use, m2_hold_clk_l, m2_data_low_1, m2_data_high_1, m2_data_low_2, m2_data_high_2, m2_data_low_3, m2_data_high_3, m2_error_no_ack, m2_await_response)。 400usec 所需 sys_clk 脈沖數(shù) constant DEBOUNCE_TIMER : integer := 2。 architecture Behavioral of mouse is constant TOTAL_BITS : integer :=33。 rx_read_o error_no_ack : out std_logic )。 mousey: buffer std_logic_vector(9 downto 0)。 right_button : out std_logic。 ps2_data : inout std_logic。 reset : in std_logic。 use 。 編寫設(shè)計說明書 建立 PS/2 行為模型 建立 VGA驅(qū)動行為 行為仿真 行為仿真 RTL 級建模 RTL 級建模 前端功能仿真 PS/2 功能仿真 邏輯綜合 測試向量表 功能仿真 結(jié)構(gòu)綜合 門級時序仿真 下載并硬件測試 設(shè)計完成 use 。同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握 得不夠牢固。不僅鞏固了以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識，掌握了一種系統(tǒng)的研究方法，可以進行一些簡單的編程。 我本次設(shè)計的題目是 基于 FPGA的 PS/2 鼠標(biāo)接口設(shè)計及 VGA顯示 ，對于我們這些實踐中的新手來說，這是一次考驗。隨著 EDA 技術(shù)發(fā)展的日新日異， EDA 已經(jīng)成為現(xiàn)代電子技術(shù)中必不可少的技術(shù)， 在生活中可以說得是無處不在。 圖 系統(tǒng)頂層模塊 功能實現(xiàn) 在得到系統(tǒng)頂層模塊后，先進行全程編譯，并進行時序仿真，然后對芯片進行配置，最后將編譯產(chǎn)生的 SOF格式文件下載到 FPGA 芯片中進行硬件測試。 圖 VGA顯示模塊 系統(tǒng)頂層文件 由以上兩個模塊： PS/2 接口模塊和 VGA 顯示模塊，根據(jù)方案圖封裝成系統(tǒng)所需的頂層模塊就得到系統(tǒng)所需的頂層文件。所以在設(shè)計顯示模塊的時候要注意時序驅(qū)動和 VGA 信號的電平驅(qū)動，其行、場掃描時序如表 、 所示 [3] 表 行掃描時序 行同步頭 行圖像 行周期 對應(yīng)位置 Tf Ta Tb Tc Td Te Tg 時間 8 96 40 8 640 8 800 表 場掃描時序 行同步頭 行圖像 行周期 對應(yīng)位置 Tf Ta Tb Tc Td Te Tg 時間 2 2 25 8 480 8 525 當(dāng) HS 和 VS都等于 0的時候， CRT 顯示的內(nèi)容為亮，這個過程為正向掃描。 PS/2 接口的 VHDL 硬件實現(xiàn)流程圖見附錄 1,PS/2 接口電路的 VHDL 語言見附錄 2。當(dāng)檢測到時鐘下降 沿后進入 m2_gather 狀態(tài)，接收鼠標(biāo)數(shù)據(jù)包，接收完成進入 m2_verify狀態(tài)，此時便形成了數(shù)據(jù)接收循環(huán) [5][6][7]。完成后進入 m2_data_high_1 狀態(tài)， 發(fā)送 d[2]（ d[2]=1）并進入 m2_data_low_2 狀態(tài)，此時向鼠標(biāo)發(fā)送 d[3]位（ d[3]=0）， 完成發(fā)送進入 m2_data_high_2 狀態(tài)，向鼠標(biāo)發(fā)送 d[4]、d[5]、 d[6]、 d[7]（ d[4]=d[5]=d[6]=d[7]=1） ，完成發(fā)送進入 m2_data_low_3 狀 態(tài)，向鼠標(biāo)發(fā)送奇偶校驗位，然后進入 m2_data_high_3 狀態(tài)，將數(shù)據(jù)線拉高，等待鼠標(biāo)返回應(yīng)答信號。顯示模塊在 VGA上顯示出當(dāng)前鼠標(biāo)的狀態(tài)和位置，否則，停止處理。首先主機復(fù)位后，向鼠標(biāo)發(fā)送初始化命令 ,當(dāng)鼠標(biāo)收到命令字后會給出一個應(yīng)答字節(jié)，主機根據(jù)應(yīng)答字節(jié)來判斷鼠標(biāo)是否正確應(yīng)答。所以本次設(shè)計由以下幾個模塊組成： PS/2 鼠標(biāo)接口電路、 FPGA 核心芯片和 VGA 顯示模塊，如圖 所示。 5 設(shè)計方案 設(shè)計任務(wù) 本次設(shè)計的任務(wù)是以 FPGA 為核心芯片，使用 VHDL 語言設(shè)計各個模塊，并在 QuartusⅡ下進行軟件編程仿真實現(xiàn)正確的工作時序后，將編譯結(jié)果下載到 FPGA 芯片上，應(yīng)用PS/2 協(xié)議實現(xiàn) PS/2 鼠標(biāo)接口，并在 VGA 顯示時當(dāng)鼠標(biāo)左鍵按下時“十”字形鼠標(biāo)圖象的中間方塊改變顏色，右鍵按下時箭頭改變顏色，最終實現(xiàn)本次設(shè)計的要求。用逐級設(shè)計和測試的方法使具體目標(biāo)器件的技術(shù)問題得到較大的解決，從而縮短了設(shè)計周期。所以我們在設(shè)計的過程中要對仿真的結(jié)果進行優(yōu)化，并對模塊進行及時的修改，從而改進整個系統(tǒng)的功能，提高系統(tǒng)的工作效率，降低功耗和成本 [3][8]。由于綜合工具能將高級別的模型轉(zhuǎn)化成為門級模型，對于整個設(shè)計過程基本由計算機自動完成。設(shè)這種設(shè)計方法使比較復(fù)雜的系統(tǒng)可以分解為各個模塊的組合，然后分別對各個模塊進行計，最后把不同的模塊集成最終的系統(tǒng)，并進行綜合測試 [3]。 VHDL 支持各種模式的設(shè)計方 法，所以設(shè)計者用它進行系統(tǒng)設(shè)計的時候可以專心致力于其功能，而不需要對不影響功能的工藝有關(guān)的因素花費過多的精力 [3]。它具有很強的電路描述和建模能力，能從多個層次對系統(tǒng)進行建模，大大減少了硬件設(shè)計，提高了效率和設(shè)計的可靠性。它能傳輸紅、綠、藍模擬信號以及同步信號水平和垂直信號。 圖 VGA的時序圖 VGA 接口 VGA 接口又叫 Dsub,它是一種 D型接口，采用非對稱分布的 15PIN 連接方式，共有15針，分成 3 排，每排 5個孔。行同步信號 Hs每行有一個脈沖，該脈沖的低電平寬度 tWH 為 S（即 96 個 DCLK）；行消隱期包括行同步時間 tWH，行消隱前肩 tHC（ 19個 DCLK）和行消隱后肩 tCH（ 45 個 DCLK），共 160 個點時鐘。場消隱期包括場同步時間 twv、場消隱前肩 tHV（ 13 行）和場消隱后肩 tVH（ 30 行），共 45行。Vsync 為場同步信號，場周期 Tvsync 為 ，每場有 525 行，其中 480 行為有效顯示行， 45 行為場消隱期。它能顯示 16 種色彩，并且在 320X240 分辨率下能同時顯示 256種顏色。這種數(shù)據(jù)包由帶滾輪的三鍵三維鼠標(biāo)產(chǎn)生，若是不帶滾輪的三鍵鼠標(biāo)，產(chǎn)生的數(shù)據(jù)包沒有 Byte4，其余的相同。 PS/2 的數(shù)據(jù)包格式 鼠標(biāo)在實際工作中，會把及時收到的數(shù)據(jù)狀態(tài)發(fā)送給主機，讓主機做出相應(yīng)的動作。通過這一時序控制鼠標(biāo)產(chǎn)生時鐘信號 。如果主機要發(fā)送數(shù)據(jù)，它必須控制鼠標(biāo)產(chǎn)生時鐘信號。方法是把時鐘線一直拉低，鼠標(biāo)就不能產(chǎn)生時鐘信號和發(fā)送 數(shù)據(jù)。即每在時鐘線上發(fā)一個脈沖，就在數(shù)據(jù)線上發(fā)送一位數(shù)據(jù)。 PS/2 接口從物理上有兩種類型的連接器，它們分別是 5腳的 DIN 和 6腳的 MINIDIN，如圖 。通過 PowerPC、 Miroblaze、 Picoblaze 等平臺，能夠開發(fā)標(biāo)準的 DSP處理器及其相關(guān)應(yīng)用，達到 SOPC 的開發(fā)目的 [1]。例如：為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準，很多高端的 FPGA 內(nèi)部都 集成了串并收發(fā)器（ SERDES），可以達到數(shù)十 Gbps 的收發(fā)速度。 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指 FPGA 處理能力強大的硬核（ Hard Core），等效于 ASIC 電路。 Xilinx 公司生產(chǎn)的芯片上集成了 DLL， Altera 公司的芯片集成了 PLL，Lattice 公司的新型芯片上同時集成了 PLL 和 DLL?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向 SOPC 平臺過渡。從本質(zhì)上講，布線資源的使用方法和設(shè)計的結(jié)果有密切、直接的關(guān)系 [1]。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。單片塊 RAM 的容量為 18kbit，即位寬為 18bit、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量（位寬 深度）不能大于 18kbit；其次，位寬最大不能超過 36bit。除了塊 RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM和 FIFO 等結(jié)構(gòu)。 RAM 可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器 （ CAM）以及 FIFO 等常用存儲結(jié)構(gòu)。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能 [1]。 業(yè)內(nèi)大多數(shù) FPGA 均提 供數(shù)字時鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。在 Xilinx 公司的 FPGA 器件中， CLB 由多個（一般為 4個或 2個）相同的 Slice 和附加邏輯構(gòu)成。 CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個 CLB 都包含一個可配置開關(guān)矩陣，此矩陣由 4 或 6 個輸入、一些 選型電