【正文】 nnock. Microdisplays and their applications [J].Information Display, 2021,17(10) 2225. [24]張福炎 ,徐福培 ,李濱宇 ,等 .微型計(jì)算機(jī) IBM PC 的原理與應(yīng)用 (續(xù)二 )圖形顯示器及其程序設(shè)計(jì) .南京 :南京大學(xué)出版社 ,1990 [25] 劉會(huì)通 .利用 SVGA 實(shí)現(xiàn)紅外全灰度圖像的實(shí)時(shí)顯示 [J].華中科技大學(xué)學(xué)報(bào)， 2021， 31(12) [26] 徐欣 ， 于紅旗 ， 易凡 ， 盧啟中 .基于 FPGA的嵌入式系統(tǒng)設(shè)計(jì) [M]. 2021 [27] 王阿川 .基于 FPGA高速圖像采集卡的研制 [J] .電子器件 2021(6) 基于 FPGA的 VGA顯示控制設(shè)計(jì) 第 30 頁(yè)（共 38 頁(yè)） 致謝 四年的大學(xué) 生活即將結(jié)束，但任時(shí)光飛逝，我腦海中依然清晰的記得拿到錄取通知書(shū)的激動(dòng)。從整個(gè)設(shè)計(jì)流程來(lái)看，系統(tǒng)的靈活性強(qiáng)，可靠性高，設(shè)計(jì)周期大大縮減，成本降低，且系統(tǒng)的可擴(kuò)展性強(qiáng)。該系統(tǒng)性能高低取決于系統(tǒng)設(shè)計(jì)方案，硬件描述語(yǔ)言設(shè)計(jì)以及開(kāi)發(fā)工具的性能。更改存儲(chǔ)的顯示的內(nèi)容，還可以實(shí)現(xiàn)顏色循環(huán)的彩條以及其他的各種形狀等。豎彩條的顯示機(jī)制與橫彩條相似，只是使用行計(jì)數(shù)器 ht 來(lái)進(jìn)行計(jì)數(shù)，把每行的 640 個(gè)像素平均分成 8 份。設(shè)計(jì)產(chǎn)生 8個(gè)彩條 ，將 480 行的像素分成 8 份，用 vt 來(lái)控制計(jì)數(shù)區(qū)域。 給系統(tǒng)上電，在顯示器上就可以看見(jiàn) 兩種模式 的彩條 ：橫彩條和豎彩條。 開(kāi)機(jī)后，電路板就自動(dòng)配置上次燒寫(xiě)的程序，避免了每次斷電后程序就會(huì)丟失的麻煩。此時(shí)已經(jīng)燒寫(xiě)成功。 打開(kāi) iMPACT，彈出新建工程時(shí)選擇 Cancle，然后雙擊窗口左邊的 PROM File Formater 如圖 19： 顯示控制的實(shí)現(xiàn)過(guò)程 第 25 頁(yè)（共 38 頁(yè)） 圖 19 選擇創(chuàng)建文件的格式 彈出的窗口中選擇 Xilinx PROM 文件格式選擇 mcs， PROM File name 為： ，選擇好保存路徑點(diǎn)擊下一步如圖 20： 上步中點(diǎn)擊 Next， Select a PROM（ bits）選擇 xcfxcf04s,點(diǎn)擊 Add，然后點(diǎn)下一步如圖 21： 上圖中點(diǎn)擊 Next 后出現(xiàn) 窗口中點(diǎn)擊 filinsh，彈出消息框點(diǎn) OK，會(huì)有一個(gè)選擇bit 問(wèn)件的窗口，選擇一個(gè)已經(jīng)編寫(xiě)好的 EDK 或者 ISE 工程生成的 .bit 文件， OK 后提示是否加入其他器件，選擇 NO，然后雙擊窗口右邊的 Generate File，生成 .mcs文件如圖 22所示： 圖 20 選擇連接方式基于 FPGA的 VGA顯示控制設(shè)計(jì) 第 26 頁(yè)（共 38 頁(yè)） 圖 21 選擇存儲(chǔ)器塊 圖 22 創(chuàng)建 mcs文件 系統(tǒng)測(cè)試 第 27 頁(yè)（共 38 頁(yè)） 圖 23 下載程序界面 然后，雙擊 Boundary Scan，在中間空白處，點(diǎn)擊鼠標(biāo)右鍵，選 擇 Initialize chain，彈出的第一個(gè)窗口中選擇 Bypass，第二個(gè)選 剛才生成的 .mcs 文件，第三個(gè)也選擇 Bypass，然后選中中間那個(gè)模塊，點(diǎn)擊窗口左下角的 program 如圖 23。 開(kāi)發(fā)板 提供了 3 個(gè)掉電不丟失的外部存儲(chǔ)器，就是上面提到的并行 flash，串行flash 和 Flash PROM。 圖 18是頂層模塊設(shè)計(jì)圖。 設(shè)計(jì)的 仿真結(jié)果如圖 17 所示。 圖 16 測(cè)試文件列表 選中 文件，然后雙擊過(guò)程管理區(qū)的“ Simulate Behavioral Model”，即可完成功能仿真。點(diǎn)擊 din信號(hào)前面的“ +”號(hào)，在 din[7]的第 2 個(gè)時(shí)鐘周期內(nèi)單擊，使其變高；在 din[6]的第 3個(gè)時(shí)鐘周期內(nèi)單擊，使其變高；同樣的方法修改 din[5]~din[0]信號(hào)，使其如圖 15 所示。測(cè)試矢量波形顯示如圖 14 所示。 輸出有效時(shí)間（ Output Valid）： 15ns 時(shí)鐘低電平時(shí)間（ Clock Low Time）： 100ns 默認(rèn)的初始化時(shí)間設(shè)置如下： 此時(shí)HDL Bencher 程序自動(dòng)啟動(dòng)，等待用戶(hù)輸入所需的時(shí)序要求，如圖 13 所示。由于本工程只有 兩個(gè)個(gè)模塊，所以 列出了 test，如圖 12所示。首先在工程管理區(qū)將 Sources for 設(shè)置為Behavioral Simulation，然后在任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“ New Source”命令，然后選中“ Test Bench WaveForm”類(lèi)型，輸入文件名為“ test_bench”，點(diǎn)擊 Next 進(jìn)入下 一頁(yè)。由于 前 者使用簡(jiǎn)單，功能強(qiáng)大，所以本設(shè)計(jì)基于 圖像化波形編輯 建立仿真。 圖 11 存儲(chǔ)模塊設(shè)計(jì)的內(nèi)部結(jié)構(gòu)圖 顯示控制的實(shí)現(xiàn)過(guò)程 第 21 頁(yè)（共 38 頁(yè)） 4 顯示控制 的實(shí)現(xiàn)過(guò)程 實(shí)現(xiàn) 設(shè)計(jì)軟件中的仿真實(shí)現(xiàn) 在代碼編寫(xiě)完畢后，需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。 存 儲(chǔ)器讀出模塊 存儲(chǔ)器讀出模塊提供給 SRAM 地址并按地址 從存儲(chǔ)器中 讀出八位 R、 G、 B 數(shù)據(jù) ，并把 R、 G、 B的值通過(guò) VGA接口傳到 CRT 顯示器。 end if。139。039。139。 E:process(clock) begin if clock39。 基于 FPGA的 VGA顯示控制設(shè)計(jì) 第 20 頁(yè)（共 38 頁(yè)） end if。139。039。139。 elsif (hsyncb39。 then vsyncb=39。 產(chǎn)生場(chǎng)同步信號(hào)， VLINES 為場(chǎng)顯示點(diǎn)數(shù)， VFRONT 為前消隱點(diǎn)數(shù)， VSYNCTIME 為場(chǎng)同步點(diǎn)數(shù) D:process(hsyncb,reset) begin if reset=39。 end if。139。039。139。 elsif (clock39。 then hsyncb=39。 產(chǎn)生行同步信號(hào)， HPIXELS 為行顯示點(diǎn)數(shù)， HFRONT 為前消隱點(diǎn)數(shù)， HSYNCTIME為行同步點(diǎn)數(shù) C:process(clock,reset) begin if reset=39。 end if。)。 else vt=(others=39。139。 elsif(hsyncb39。039。039。 end process。 end if。039。) then 當(dāng)行計(jì)數(shù)到達(dá)計(jì)數(shù)周期時(shí)將重置 if htH_PERIOD then ht=ht+1。 event and clock=39。)。 then ht=(others=39。 A:process(clock,reset) begin 復(fù)位時(shí)行計(jì)數(shù)器清零 if reset=39。行計(jì)數(shù)器 signal vt:std_logic_vector(9 downto 0)。 constant V_PERIOD:INTEGER:=V_SYNCTIME+V_LINES+V_FRONT+V_BACK。 constant V_BACK:INTEGER:=32。 constant V_LINES:INTEGER:=480。 constant H_SYNCTIME:INTEGER:=96。 constant H_FRONT:INTEGER:=16。因此，計(jì)數(shù)器被分配到簡(jiǎn)單格式的視頻 RAM 地址，或分配到同步脈沖產(chǎn)生器的最小譯碼邏輯。 開(kāi)發(fā) 板的 DDR SDRAM 提供了一個(gè)足夠的顯示緩沖區(qū)。計(jì)數(shù)器產(chǎn)生當(dāng)前顯示行。 一個(gè)獨(dú)立的計(jì)數(shù)器產(chǎn)生垂直時(shí)序信號(hào)。譯碼計(jì)數(shù)器的值產(chǎn)生HS信號(hào)。 過(guò)程論述 第 17 頁(yè)（共 38 頁(yè)） 圖 10 二分頻電路設(shè)計(jì)的內(nèi)部結(jié)構(gòu)圖 VGA 時(shí)序控制模塊 VGA 時(shí)序控制模塊用于產(chǎn)生 640*480 顯示 范圍，并控制顯示范圍和消隱范圍以及產(chǎn)生水平同步時(shí)序信號(hào) hs和垂直同步時(shí)序信號(hào) vs的值。 end process。)then clk25mhz=not clk25mhz。 event and clk50mhz =39。 開(kāi)發(fā)板提供的系統(tǒng)時(shí)鐘是 50MHz，所以要對(duì)板載時(shí)鐘進(jìn)行分頻后才能使用。 顯示器的像素分辨率 是 640 480，像素時(shí)鐘 25Mhz，刷新頻率 60Hz177。其中二分頻把 50mhz 時(shí)鐘 頻率 分成 25mhz 并提供給其它模塊作為時(shí)鐘； VGA 時(shí)序控制模塊用于產(chǎn)生 640 480 顯示 范圍，并控制顯示范圍和消隱范圍以及 產(chǎn)生水平同步時(shí)序信號(hào) hs 和垂直同步時(shí)序信號(hào)vs的值；存儲(chǔ)器讀出模塊提供給 SRAM 地址并按地址讀出八位數(shù)據(jù)（灰度值 Y），然后得到 R、 G、 B 的值（若 Y中間值，則 R=G=B=1；否則 R=G=B=0），并把 R、 G、 B 的值通過(guò) VGA 接口傳到 CRT顯 示器。該模塊設(shè)計(jì)總體結(jié)構(gòu)示意圖如圖 9所示 。 圖 8 行場(chǎng)掃描時(shí)序示意圖 顯示控制 的總體設(shè)計(jì) 系統(tǒng) 模塊 圖 本次設(shè)計(jì) 主要設(shè)計(jì)一個(gè)顯示控制器，將存在存儲(chǔ)器中的數(shù)據(jù)讀出來(lái)在 CRT 顯示器上顯示 。 HS 和 VS 的時(shí)序圖。當(dāng) VS=0， HS=0 時(shí)， CRT 顯示的內(nèi)容為亮的過(guò)程，即正向掃描過(guò)程約為 26us。 它的行場(chǎng)掃描時(shí)序示意圖 8所示。顯示是用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打在涂有銀光粉的熒光屏幕上，產(chǎn)生 R,G,B 三基色，合成一個(gè)彩色像素。 VGA 顯示接口原理 VGA 顯示圖像原理：常見(jiàn)的彩色顯示器，一般由 CRT（陰極射線管）構(gòu)成。隨著工藝和數(shù)字電路技術(shù)的不斷進(jìn)步， FPGA 芯片的集成度會(huì)更高，功能會(huì)更強(qiáng)，速度會(huì)更快，功耗會(huì)更低。因此， FPGA 的使用非常靈活。當(dāng)然也有少數(shù) FPGA 采用反熔絲或FLASH 工藝，對(duì)這種 FPGA 就不需要外加專(zhuān)用的配置芯片了。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器，只需通用的 EPROM、 PROM 編程器即可。在加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。圖 7位一般 FPGA的結(jié)構(gòu)圖。對(duì)于一個(gè) LUT無(wú)法完成的電路，則需要通過(guò)進(jìn)行邏輯信號(hào)將多個(gè)單元相連，這樣 FPGA 就可以實(shí)現(xiàn)復(fù)雜的邏輯了。 圖 6 所示位一個(gè) 4輸入與門(mén)的 LUT 實(shí)現(xiàn)。目前很多 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線、大小位 16 1的 RAM、當(dāng)用戶(hù)通過(guò) HDL 語(yǔ)言描述了一個(gè)邏輯電路以后， FPGA 的開(kāi)發(fā)軟件（ Xlinx 公司的 ISE 和 EDK 等非常優(yōu)秀的軟件，我們將會(huì)在以后的章節(jié)中具體介紹）會(huì)自動(dòng)計(jì)算邏輯電路所有可能的結(jié)果，并事先把計(jì)算好的結(jié)果記入 RAM 中。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半訂制電路而出現(xiàn)的，既解決了訂制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。因此， FPGA 的使用非常靈活。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3 過(guò)程論述 設(shè)計(jì)原理 FPGA 的原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部 包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 電源： Linear Technologies 電源供電， TPS75003 三路電源管理 IC 連接器與接口 : 以太網(wǎng) 10/100 Phy, JTAG USB 下載 ,兩個(gè) 9 管腳 RS232串行端口 , PS/2 類(lèi)型鼠標(biāo) /鍵盤(pán)端口 , 帶按鈕的旋轉(zhuǎn)編碼器 , 四個(gè)滑動(dòng)開(kāi)關(guān) ,八個(gè)單獨(dú)的 LED輸出 , 四個(gè)瞬時(shí)接觸按鈕 , 100 管腳 hirose 擴(kuò)展連接端口與三個(gè) 6 管腳擴(kuò)展連接器 基于 FPGA的 VGA顯示控制設(shè)計(jì) 第 12 頁(yè)（共 38 頁(yè)） 關(guān)鍵特性 ： Xilinx 器件 : Spartan3E (50 萬(wàn)門(mén)， XC3S500E4FG320C), CoolRunner?II (XC2C64A5VQ44C)與 Platform Flash (XCF04SVO20C)時(shí)鐘： 50 MHz 晶體時(shí)鐘振蕩器 開(kāi)發(fā)板的部分技術(shù)參數(shù)和特性如下： 該調(diào)整儀適用多種 FPGA 的應(yīng)用。 Spartan3E是 Xilinx 最新推出的 一款 低成本 FPGA，基于 Spartan3/3L，對(duì)性能 和成本進(jìn)一步優(yōu)化 。 使用 ISE進(jìn)行 FPGA 設(shè)計(jì)的各個(gè)過(guò)程可能涉及到的設(shè)計(jì)工具如 表 3 所示。 方案論證 第 11 頁(yè)（共 38 頁(yè)） 實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí) 序分析、管腳指定以及增量設(shè)計(jì)等高級(jí)功能。 綜