【正文】 250000分頻；VARIABLE count9: INTEGER RANGE 0 TO 250000。D2: PROCESS(clk4)END IF。 count8:=0。c2 =39。ELSIF count8=10 THENc2 =39。IF count8=5 THEN 139。IF(clk4 39。BEGIN 工作進(jìn)程開(kāi)始,將1MHZ時(shí)鐘10分頻。ARCHITECTURE art OF Div2 ISbeginD1: PROCESS(clk4) 輸出時(shí)鐘為4HZ。 c2: OUT STD_LOGIC。 PORT(clk4: IN STD_LOGIC。entity Div2 is Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。use 。library IEEE。END PROCESS。END IF。039。 139。 count7:=count7+1。 )THENEVENT AND clk_50mhz =39。 將50MHZ時(shí)鐘100分頻,=；VARIABLE count7: INTEGER RANGE 0 TO 100。D2: PROCESS(clk_50mhz)END IF。 count6:=0。c0 =39。ELSIF count6=50 THENc0 =39。IF count6=25 THEN 139。IF(clk_50mhz 39。BEGIN 工作進(jìn)程開(kāi)始,將50MHZ時(shí)鐘50分頻,=1MHZ。architecture art of Div1 isbeginD1: PROCESS(clk_50mhz) c1: OUT STD_LOGIC)。 輸入時(shí)鐘為50MHZ。 use 。use 。use 。2　 同時(shí)，F(xiàn)_CODE把CODE3中音符的代碼轉(zhuǎn)化為音符頻率所對(duì)應(yīng)的數(shù)值3　 與模塊DECL7S結(jié)合顯示音符4　 H[3..0]顯示0,1,2表示高、中、低三個(gè)音階5) 模塊DECL7S：7段譯碼顯示模塊,在數(shù)碼管上顯示1,2,3,4,5,6,7音符6) 模塊RAM：與模塊t10b結(jié)合記錄彈奏的樂(lè)曲7) 模塊ROM：與模塊t138b結(jié)合可自動(dòng)播放儲(chǔ)存的音樂(lè)8) 模塊shizhong：可記錄彈奏時(shí)間9） 模塊VGA：顯示按鍵的位置，當(dāng)音樂(lè)響時(shí)同步顯示對(duì)應(yīng)的音的鍵盤(pán)位置10）模塊SPEAK輸出每一個(gè)音符的音調(diào)11）模塊MUX21選擇播放ＲＡＭ中的音樂(lè)或ＲＯＭ中的儲(chǔ)存音樂(lè)第四章 PS2鍵盤(pán)控制電子琴（VHDL） PS2鍵盤(pán)控制電子琴程序共分為DIVDIV2分頻模塊，PS2鍵盤(pán)控制模塊，music發(fā)音模塊，tone音符分頻模塊，spk發(fā)聲模塊。PS2鍵盤(pán)控制模型電子琴頂層電路的設(shè)計(jì)如圖所示，該圖是電子琴頂層設(shè)計(jì)電路。每行結(jié)束時(shí)，用行同步信號(hào)進(jìn)行行同步。每掃描完一行，電子束就會(huì)回到屏幕左邊下一行的起始位置。鍵盤(pán)CLK首先產(chǎn)生下降沿，這時(shí)已在數(shù)據(jù)線(xiàn)上產(chǎn)生信號(hào)，如：起始位總是為0，之后每一個(gè)時(shí)鐘周期時(shí)鐘電平為高時(shí)數(shù)據(jù)線(xiàn)上加將要輸出的電平，在時(shí)鐘的下降沿它將被主機(jī)讀取。在無(wú)鍵按下時(shí)，DATA和CLK一直處于高電平狀態(tài)。鍵盤(pán)通信時(shí)需要四根連接線(xiàn)：電源線(xiàn)、地線(xiàn)、時(shí)鐘線(xiàn)CLK、數(shù)據(jù)線(xiàn)DATA。從設(shè)備到主設(shè)備通信時(shí)，從設(shè)備總是在時(shí)鐘線(xiàn)為高時(shí)改變數(shù)據(jù)線(xiàn)狀態(tài)，主設(shè)備在時(shí)鐘下降沿讀入數(shù)據(jù)線(xiàn)狀態(tài)。傳輸?shù)拿恳粠?1位組成，發(fā)送時(shí)序及每一位的含義如圖2所示。當(dāng)從設(shè)備向主設(shè)備發(fā)送數(shù)據(jù)時(shí)，首先檢查時(shí)鐘線(xiàn)，以確認(rèn)時(shí)鐘線(xiàn)是否為高電平。PS2接口的時(shí)鐘與數(shù)據(jù)線(xiàn)都是集電極開(kāi)路結(jié)構(gòu)。一般情況下，符合PC99規(guī)范的主板，其鼠標(biāo)的接口為綠色、鍵盤(pán)的接口為紫色，另外也可以從PS/2接口的相對(duì)位置來(lái)判斷：靠近主板PCB的是鍵盤(pán)接口，其上方的是鼠標(biāo)接口。 PS/2接口的傳輸速率比COM接口稍快一些，而且是ATX主板的標(biāo)準(zhǔn)接口，是目前應(yīng)用最為廣泛的鼠標(biāo)接口之一，但仍然不能使高檔鼠標(biāo)完全發(fā)揮其性能，而且不支持熱插拔。這是一種鼠標(biāo)和鍵盤(pán)的專(zhuān)用接口，是一種6針的圓型接口。由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片專(zhuān)用配置芯片，在上電的時(shí)候，由這個(gè)專(zhuān)用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)）這個(gè)電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè)LUT加上一個(gè)觸發(fā)器就可以完成。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來(lái)實(shí)現(xiàn)。在FLEX/ACEX中，一個(gè)LAB包括8個(gè)邏輯單元（LE）,每個(gè)LE包括一個(gè)LUT，一個(gè)觸發(fā)器和相關(guān)的相關(guān)邏輯。altera FLEX/ACEX 芯片的內(nèi)部結(jié)構(gòu)在spartanII中，一個(gè)CLB包括2個(gè)Slices,每個(gè)slices包括兩個(gè)LUT，兩個(gè)觸發(fā)器和相關(guān)邏輯。當(dāng)用戶(hù)通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。查找表（LookUpTable)簡(jiǎn)稱(chēng)為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。 　　最近FPGA的配置方式已經(jīng)多元化！第二章 FPGA工作原理FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線(xiàn)（Interconnect）三個(gè)部分。不久以前，Synplicity與Xilinx宣布成立超大容量時(shí)序收斂聯(lián)合工作小組，旨在最大程度地幫助系統(tǒng)設(shè)計(jì)工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。此外，針對(duì)不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問(wèn)題變得更加困難。 　　例如，領(lǐng)先FPGA廠(chǎng)商Xilinx最近推出的Virtex5系列采用65nm工藝，可提供高達(dá)33萬(wàn)個(gè)邏輯單元、1,200個(gè)I/O和大量硬IP塊。 　　如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問(wèn)題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問(wèn)題。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。 　　可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 　　4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。通過(guò)PowerPC、Miroblaze、Picoblaze等平臺(tái)，能夠開(kāi)發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用，達(dá)到SOC的開(kāi)發(fā)目 的。例如：為了提高FPGA的乘法速度，主流的FPGA 中都集成了專(zhuān)用乘法器；為了適用通信總線(xiàn)與接口標(biāo)準(zhǔn)，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器（SERDES），可以達(dá)到數(shù)十Gbps的收發(fā)速度。 典型的DLL模塊示意圖7. 內(nèi)嵌專(zhuān)用硬核 內(nèi)嵌專(zhuān)用硬核是相對(duì)底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核（Hard Core），等效于ASIC電路。 　　圖15 典型的DLL模塊示意圖 　　 PLL 和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。 　　DLL和PLL具有類(lèi)似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移相等功能。 　　6． 底層內(nèi)嵌功能單元 　　內(nèi)嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（SoftCore）。 　　在實(shí)際中設(shè)計(jì)者不需要直接選擇布線(xiàn)資源，布局布線(xiàn)器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線(xiàn)資源來(lái)連通各個(gè)模塊單元。FPGA芯片內(nèi)部