【正文】 fout : out std_logic )。 entity DVF is port ( clk : in std_logic。 實(shí)際即是一個(gè) 2 位的數(shù)控分頻器 use 。 end ONE。高阻態(tài)輸出 end if。 左邊的 1 代表 shift 基于 FPGA 的電子琴設(shè)計(jì) 17 end case。code=1110。code=1101。code=1100。code=1011。code=1010。code=1001。code=1000。code=0111。code=0110。code=0101。code=0100。code=0011。code=0010。code=0001。code=0000。039。 END ENTITY。 auto : STD_LOGIC。為增加易讀性，用到了 conv_std_logic_vector 函數(shù) ENTITY ToneData IS PORT( key_in: IN STD_LOGIC_VECTOR(7 downto 0)。 USE 。 沈陽工程學(xué)院課程設(shè)計(jì) 14 參考文獻(xiàn) [1] 譚會(huì)生 . EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 . 西安電子科技大學(xué)出版社 .2020 [2] 潘松 . 王國棟． VHDL 實(shí)用教程［ M］．四川：電子科學(xué)大學(xué)出版社 . 2020 [3] 江國強(qiáng) . EDA 技術(shù)與應(yīng)用 [M]. 北京：電子工業(yè)出版社 . 2020 [4] 楊國慶 . 基于 FPGA 的樂曲演奏器片系統(tǒng)的分析 [J].現(xiàn)代電子技術(shù) .2020. 19 期 [5] 褚振勇 . 翁木云． FPGA 設(shè)計(jì)及應(yīng)用 [M]. 西安：西安電子科技大學(xué)出 版社 . 2020 [6] 曹昕燕 . 周鳳臣 .聶春燕 . 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[11] ALTERA DigitalLibrary 2020 基于 FPGA 的電子琴設(shè)計(jì) 15 附錄 1 總電路圖如下： 顯示電路如下 ： 存儲(chǔ)電路如下 ： 沈陽工程學(xué)院課程設(shè)計(jì) 16 附錄 2 鍵盤輸入模塊 LIBRARY IEEE。在老師的指導(dǎo)下，我在各方面的能力都有所提高，老師以嚴(yán)謹(jǐn)求實(shí)，一絲不茍的教學(xué)態(tài) 度和勤勉的工作態(tài)度，深深的感染到我，給了我巨大的啟迪，鼓舞 ，成為我人生路上學(xué)習(xí)的榜樣，使我的知識(shí)層次又有所提高。 在學(xué)習(xí)和進(jìn)步的過 程中，難免會(huì)遇到各種突如其來的問題，我會(huì)向老師咨詢探討，老師也毫不保留的全數(shù)教予給我們，真正做到了老師的“傳道，授業(yè)，解惑”。在此，謹(jǐn)向 孟祥斌、包妍 老師致以真摯的謝意和崇高的敬意。 孟 老師 和包老師 循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪 ， 老師認(rèn)真工作態(tài)度帶動(dòng)了同學(xué)們的積極性，幫助我能夠很順利完成了這次課程設(shè)計(jì)。 通過 課程設(shè)計(jì) ，我才真正領(lǐng)略到 quaters 仿真軟件功能強(qiáng)大 ， 通過仿真節(jié)省了大量硬件 軟件資源 。通過這次的 設(shè)計(jì)，綜合運(yùn)用本專業(yè)所學(xué)課程的 VHDL 語言和仿真軟件設(shè)計(jì)出各種模塊電路 ，鞏固與擴(kuò)充了 EDA 課程所學(xué)的內(nèi)容，掌握了 電子琴 的組成 模塊 ，各模塊 的作用，及 編程中錯(cuò)誤 處理工作過程。同時(shí)培養(yǎng)了自己的思考問題能力，遇到個(gè) 別的難點(diǎn)去咨詢老師。 仿真波形 ： 圖 數(shù)碼管譯 碼 圖 數(shù)碼管選通 音頻 驅(qū)動(dòng)模塊 本模塊主要是提高數(shù)控分頻出的音調(diào)頻率的功率，然后驅(qū)動(dòng)后面的喇叭發(fā)出音樂 。 為實(shí)現(xiàn)動(dòng)態(tài)顯示，就必須給予一個(gè)足夠高的時(shí)鐘節(jié)拍，輪流選通數(shù)碼管，讓不同的數(shù)碼管在不同的時(shí)間片段內(nèi)分別亮起，在選 通某一個(gè)數(shù)碼管時(shí)，要輸出相應(yīng)的碼字。 其頂層設(shè)計(jì)的 VHDL 程序見附錄 2。其分頻進(jìn)過三個(gè)步驟，第一步根據(jù)預(yù)置數(shù)進(jìn)行分頻，產(chǎn)生 PreClk 信號(hào)，第二步，根據(jù) PreCLK 信號(hào)，進(jìn)行 16 分頻，產(chǎn)生 FULLSPKS 信 號(hào)。 其 VHDL 源程序見 附錄 2。 手動(dòng)播 放控制是由一個(gè) 2 位預(yù)置數(shù)的分頻模塊和一個(gè) D 觸發(fā)器的組合，起到控制播放速度的作用， 當(dāng) d=”11”時(shí)，無分頻信號(hào)輸出，起到暫停的作用。 該模塊將利用 FPGA 的片內(nèi) ROM 存放樂曲簡(jiǎn)譜真值表，有一個(gè)二進(jìn)制計(jì)數(shù)器為樂曲數(shù)據(jù)存儲(chǔ)器 ROM 的地址發(fā)生器。 第二部分為地址控制部分，但接收到脈沖上升沿時(shí)，根據(jù)外部輸入（ auto 和 back），決定 rom 的首地址（ counter 的初值）和 counter 的變化方式（遞增或遞減或暫停）以及切 基于 FPGA 的電子琴設(shè)計(jì) 9 換歌曲時(shí)的地址切換。 Pause，暫停按鍵，與控制播放速度的 d1,d0 連接，通過一與門接入此模塊，當(dāng) d1,d0 為 11 時(shí)， pause 輸入為 1，此時(shí)此模塊無輸入脈沖（ DVF 模塊阻止了脈沖），若不加處理，此時(shí)將一直輸出暫停之前的一個(gè)音符，所以利用 pause 信號(hào)，當(dāng)暫停時(shí)，輸出休止符。 Back，倒退播放按鍵。 其 VHDL 程序見附錄 2 仿真波形： 圖 按鍵波形 圖 AUTO 鍵按下波形 自動(dòng)演奏 模塊 此模塊有 4 個(gè)控制輸入信號(hào)。 表 “梁?！耙綦A 基于 FPGA 的電子琴設(shè)計(jì) 7 圖 Rom 模塊 沈陽工程學(xué)院課程設(shè)計(jì) 8 5 電子琴 硬件演奏電路的層次化設(shè)計(jì)方案 根據(jù)層次化的設(shè)計(jì)思路，可把樂曲硬件演奏電路分為 3 塊 ，自動(dòng)演奏 模塊 ，手動(dòng) 播放控制 模塊，數(shù)控分頻模塊。 故設(shè)置一個(gè) 4Hz 的時(shí)鐘，每一次計(jì)數(shù)停留的時(shí)間為 ，即最小節(jié)拍。 在音樂中，時(shí)間被分成均等的基本單位，每個(gè)單位叫做一個(gè)“拍子”或 稱一拍。 采用 N 位的分頻器的話，則初始化時(shí)計(jì)數(shù)器的值應(yīng)為： 分頻系數(shù)計(jì)數(shù)器初始值 ?? N^2 本實(shí)驗(yàn)采用 12M 時(shí)鐘頻率，預(yù)先進(jìn)過 16 分頻，為減少偶次諧波，展寬脈沖，在揚(yáng)聲器之前要進(jìn)過一個(gè) 2 分頻電路，故可得下表： 沈陽工程學(xué)院課程設(shè)計(jì) 6 表 譜中的音名與 計(jì)數(shù)初值 的關(guān)系 音名 初始值 音名 初始值 音名 初始值 低音 1 612 中音 1 1342 高音 1 1689 低音 2 770 中音 2 1409 高音 2 1728 低音 3 909 中音 3 1478 高音 3 1763 低音 4 973 中音 4 1510 高音 4 1779 低音 5 1090 中音 5 1569 高音 5 1808 低音 6 1195 中音 6 1621 高音 6 1834 低音 7 1288 中音 7 1667 高音 7 1857 注：對(duì)于音樂中的休止符，其分頻系數(shù)設(shè)為 0，初始值設(shè)為 2^N1 即可（此處為 2047）。但人耳的精度，故只要保證各音名的相對(duì)頻率不變即可。整體采用一個(gè)基準(zhǔn)頻率，基準(zhǔn)頻率經(jīng)各個(gè)分頻器產(chǎn)生的頻率不應(yīng)與簡(jiǎn)譜中各個(gè)音調(diào)的頻率差別太大，基頻太低則誤差太大，基頻太高則分頻器過于復(fù)雜，因此因綜合各方面考慮。 樂曲演奏電路的結(jié)構(gòu)框圖如圖 所示： 圖 電子琴 演奏電路結(jié)構(gòu)方框圖 按鍵輸入 自動(dòng)演奏模塊 手動(dòng)播放控制模塊 數(shù)控分頻輸出模塊 驅(qū)動(dòng)模塊 喇叭 顯示模塊 基于 FPGA 的電子琴設(shè)計(jì) 5 音名與頻率的關(guān)系 根據(jù)樂曲的 12 平均率規(guī)定 計(jì)算出簡(jiǎn)譜中從低音 l 至高音 1 之間每個(gè)音符的頻率。 （ 2）該控制電路設(shè)計(jì)部分主要包括自動(dòng)演奏模塊、音階發(fā)生器模塊、數(shù)控分頻模塊、顯示功能模塊，通過自主研發(fā)程序?qū)崿F(xiàn)各電路模塊功能，在實(shí) 際運(yùn)用中可以及時(shí)對(duì)錢幣處理延時(shí)時(shí)間及數(shù)量進(jìn)行監(jiān)控與調(diào)整從而提高質(zhì)量和速度，實(shí)用性強(qiáng)。以 VHDL 語言和 MAX+PLUSII 為工具，在 EDA 實(shí)驗(yàn)系統(tǒng)主板上，實(shí)現(xiàn)了地鐵自動(dòng)售票系統(tǒng)。 沈陽工程學(xué)院課程設(shè)計(jì) 4 4 電子琴 演奏系統(tǒng)設(shè)計(jì)原理分析 電子琴 演奏 設(shè)計(jì)的基本 要求 （ 1）設(shè)計(jì)一種以 FPGA 為控制核心的電子琴的設(shè)計(jì)方案，該方案通過編寫有關(guān)程序和各種用戶參數(shù)的設(shè)置，實(shí)現(xiàn)采用自頂向下的模塊化設(shè)計(jì)方法，基于 FPGA 使用 VHDL 語言設(shè)計(jì)制作一個(gè)電子琴控制系統(tǒng)，自動(dòng)演奏模塊、音階發(fā)生器模塊、數(shù)控分頻模塊。 FPGA 器件 有兩類配置下載 方式 ：主動(dòng)配置方式和被動(dòng)配置方式。 （ 1） 可編程邏輯塊 CLB CLB 是 FPGA 內(nèi)的基本邏輯單元。 FPGA的介紹 現(xiàn)場(chǎng)可編程門陣列（ FPGA）在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實(shí)現(xiàn)一定的邏輯功能?，F(xiàn)在， VHDL 與 Verilog 一樣作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到ＥＤＡ公司的支持，在電子工程領(lǐng)域已成為事實(shí)上的通用硬件描述語言。 VHDL的應(yīng)用 VHDL 是 IEEE（ Institute of Electrical and Electronics Engineers）標(biāo)準(zhǔn)的硬件描述語言，是現(xiàn)代電子系統(tǒng)設(shè)計(jì)的首選硬件設(shè)計(jì)計(jì)算