【正文】 1 downto 0)。 signal key_y, key_x ,key_dec : std_logic_vector(3 downto 0)。 signal tone1: integer range 770 to 1024。 soundout: out std_logic)。 ponent speaker port( clk100kin: in std_logic。 toneout: out integer range 770 to 1024)。 end ponent 。 num_f_in ,music_f_in: in std_logic。 ponent ctrl port( clk98in1 ,clk8in : in std_logic。 num_f,music_f: out std_logic)。 cp4in : in std_logic_vector(3 downto 0)。 ponent yima port( clk98in : in std_logic 。 key_out: out std_logic)。 ponent fangdou port( clk195in : in std_logic。 cp4out : out std_logic_vector(3 downto 0))。 clk100k,clk195,clk98,clk8: out std_logic。 end em。 y: out std_logic_vector(3 downto 0)。 entity em is port(clk1M: in std_logic。 use 。 use 。 圖 31 頂層模塊設(shè)計(jì)流程示意圖 VHDL 程序設(shè)計(jì) 作為初步的開(kāi)發(fā)設(shè)計(jì)，為了簡(jiǎn)化設(shè)計(jì)，本任務(wù)設(shè)計(jì)的音樂(lè)電路只考慮音的高低和音的長(zhǎng)短，即音高，音長(zhǎng)，忽略音的力度和音色，考慮到充分利用 fpga 的數(shù)字電路資源，可用一個(gè)可控分頻電路模塊產(chǎn)生演奏音樂(lè)所需的各個(gè)音，而各個(gè)演奏的順序和持續(xù)的時(shí)間即音長(zhǎng)可根據(jù)樂(lè)譜用一個(gè)控制電路模塊來(lái)控制。當(dāng)一個(gè) 8Hz的時(shí)鐘脈沖來(lái)到時(shí)，樂(lè)譜發(fā)生器模塊輸出一個(gè)音符數(shù)據(jù)給分頻系數(shù)模塊，分頻系數(shù)模塊輸出此音符相應(yīng)的分頻系數(shù)，將分頻系數(shù)送給數(shù)控分頻器模塊，當(dāng)100kHz 的時(shí)鐘脈沖來(lái)到時(shí)，數(shù)控分頻器就根據(jù)分頻系數(shù)輸出相應(yīng)的頻率 (即此音符所對(duì)應(yīng)的發(fā)生頻 率 )給揚(yáng)聲器，揚(yáng)聲器就可發(fā)出對(duì)應(yīng)音符的聲音來(lái) .連續(xù)的 8Hz 的時(shí)鐘脈沖就將樂(lè)譜發(fā)生器里所存儲(chǔ)的音符數(shù)據(jù)一個(gè)接一個(gè)的送給了分頻系數(shù)模塊，再經(jīng)過(guò)數(shù)控分頻模塊 ,最后揚(yáng)聲器一個(gè)接一個(gè)的發(fā)出音符數(shù)據(jù)所對(duì)應(yīng)的聲音 ，樂(lè)曲也就連貫了。 分頻電路 鍵盤(pán)譯碼 防抖動(dòng)電路 控制電路 控制分頻 音符分頻 時(shí)鐘輸入 基于 FPGA 的電子琴設(shè)計(jì) 3 表 22音符與其對(duì)應(yīng)的頻率值的參數(shù) 音符 低音la 低音si 中音do 中音re 中音mi 中音fa 中音sol 中音la 中音si 高音do 頻率 f 220 247 262 294 330 349 392 440 494 524 樂(lè)曲節(jié)奏的控制 本 設(shè)計(jì) 中的樂(lè)曲， 由 8HZ 的時(shí)鐘信號(hào)輸入，經(jīng)分頻后輸入至 TONEINDEX 改變分頻系數(shù)控制樂(lè)曲的演奏速度。 利用上面的公式可以計(jì)算出 tone。對(duì)于自動(dòng)演奏部分，需要一個(gè)樂(lè)曲存儲(chǔ)模塊，代替了鍵盤(pán)輸入，產(chǎn)生節(jié)拍控制（ index 數(shù)據(jù)存留時(shí)間）和音階選擇信號(hào)，即在此模塊中可存放一個(gè)樂(lè)曲曲譜真值表，由一個(gè)計(jì)數(shù)器來(lái)控制此真值表的輸出，而由此計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂(lè)曲節(jié)拍控制信號(hào)，從而可以設(shè)計(jì)出一個(gè)純硬件的樂(lè)曲自動(dòng)演奏電路。 系統(tǒng)組成結(jié)構(gòu)，如圖 21所示。 （ 5） 采用可編程邏輯器件 FPGA 芯片，利用 VHDL 硬件描述語(yǔ)言設(shè)計(jì)系統(tǒng)核心部件 。 （ 3）采用系統(tǒng)晶振 1MHZ 時(shí)鐘頻率。 基于 FPGA 的電子琴設(shè)計(jì) 2 系統(tǒng)設(shè)計(jì)總述 （ 1）使用器件： 包含 EPM7128BTC1444 芯片的 AEDKEDA 數(shù) 字實(shí)驗(yàn)箱，安裝了MuxplusⅡ軟件的計(jì)算機(jī) 。目前常用的 IEEE 標(biāo)準(zhǔn)硬件描述語(yǔ)言有 VHDL 和 VerilogHDL。設(shè)計(jì)者可以根據(jù)定義器件的內(nèi)部邏輯很引出端，將電路板設(shè)計(jì)的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行，通過(guò)對(duì)芯片設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)的邏輯功能用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)是當(dāng)前 EDA 技術(shù)的重要特征。與傳統(tǒng)邏輯電路和門(mén)陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)，F(xiàn)PGA 利用小型查找表（ 16 1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能 的基本邏輯單元模塊，這些模塊間利用金屬連線(xiàn)互相連接或連接到 I/O模塊。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣 一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分。 EDA 工具從數(shù)字系統(tǒng)設(shè)計(jì)的單一領(lǐng)域，發(fā)展到 了 今天，應(yīng)用范圍已 經(jīng)涉及模擬、微波等多個(gè)領(lǐng)域，可以實(shí)現(xiàn)各個(gè)領(lǐng)域電子系統(tǒng)設(shè)計(jì)的測(cè)試、設(shè)計(jì)方針和布局布線(xiàn)等。 在 MAX+plus11 軟件 上 編程及仿真，完成對(duì)各個(gè)模塊功能的虛擬實(shí)現(xiàn)。由于 VHDL 電路描述語(yǔ)言能涵蓋的范圍相當(dāng)廣，能適用于各種不同階層的設(shè)計(jì)工程師的需要，所以 VHDL 電路設(shè)計(jì)毫無(wú)疑問(wèn)的成為硬件設(shè)計(jì)工程師的必備工具。結(jié)合 VHDL 硬件描述語(yǔ)言是電子琴的設(shè)計(jì)簡(jiǎn)單方便，極大的降低生產(chǎn)成本。 FPGA（ Field－ Programmable Gate Array），現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。隨著社會(huì)的發(fā)展和家長(zhǎng)對(duì)孩子多方面綜合素質(zhì)培養(yǎng)的重視 ，學(xué)習(xí)電子琴也普遍開(kāi)來(lái)。 紫瑯職業(yè)技術(shù)學(xué)院 畢業(yè)設(shè)計(jì) 題 目： 基于 FPGA 的電子琴設(shè)計(jì) 副 標(biāo) 題： 學(xué) 生 姓 名： 唐張鵬 所在系、專(zhuān)業(yè)： 機(jī)電工程系、機(jī)電一體化技術(shù) 班 級(jí)： 機(jī)電 3093 指 導(dǎo) 教