【正文】 占用（ m+n）個I/O 口。其優(yōu)點是簡單、易行，連接方便，但每個 按鍵要占用一個 I/O 口，如果系統(tǒng)中需 要很多按鍵，那么用這種方法會占用大量的 I/O 口。直接式按鍵十分簡單，一端接地，一端接 FPGA 的 I/O 口（設(shè)為輸入）。 簡易電子琴具體設(shè)計指標(biāo)： （ 1）能夠進行正常的演奏； （ 2）可演奏的發(fā) 音音階為 G 調(diào)的部分低音組，整個中 音組，部分高 音組； （ 3）在實現(xiàn)演奏的同時用簡譜的形式同步顯示演奏的樂曲； （ 4）保證足夠音量，使輸出信號最好保持 50%左右的占空比。 系統(tǒng)的實現(xiàn)以及設(shè)計指標(biāo) 實現(xiàn)時，可以分塊進行獨立設(shè)計，最后將各個模塊聯(lián)系到一起，實現(xiàn)協(xié)調(diào)工作，即頂層描述。 （ 4）當(dāng)演奏者按再次下 K3 后，鍵盤不起作用，輸出始終為 0Hz 的信號，揚聲器停止發(fā)聲。 （ 3）在時鐘頻率為 5MHz 的作用下，基準(zhǔn)頻率分頻器對該時鐘分頻，產(chǎn)生一個頻率為 1MHz 的時鐘，并將時鐘送到數(shù)控分頻器，在根據(jù)上級電路輸出的對應(yīng)的分頻預(yù)置數(shù)，數(shù)控分頻器產(chǎn)生彈奏者所彈音符的對應(yīng)的頻率，在經(jīng)過一個二分頻器輸出該頻率，最后通過揚聲器發(fā)出該音符的聲音。 其原理框圖如圖 31 所示： 圖 31 原理說明 系統(tǒng)工作原理如下： （ 1）當(dāng)演奏者按下 K3 鍵后，演奏者便可以開始按鍵演奏，將全局時鐘分頻后，產(chǎn)生頻率較低的時鐘 clk_scan，同時驅(qū)動鍵盤掃描電路產(chǎn)生 keydrv7kevdrv0 的信號，并且 將鍵盤的輸入 信號 k2 和 k1 的值綜合起來并輸出，產(chǎn)生出 含有 音符信息的音符代碼。 隆?。夯?CPLD/FPGA的簡易電子琴設(shè)計 8 圖 21 本章小結(jié) 本章首先介紹了 EDA 技術(shù)的概況，隨后介紹了本次課題需要用到的 VHDL 語言和它的特點，以及介紹了基于 EDA 軟件和 VHDL 語言的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計的流程，最后簡單介紹了可編程邏輯器件 FPGA 的特點和結(jié)構(gòu)?？删幊袒ミB資源分為分段互連型和連續(xù)互連型。每個 IOB 控制一個引腳，可被配置為輸 入 、輸出或雙向 I/O 功能。 (2)輸入 /輸出模塊 IOB IOB 提供了器件引腳和內(nèi)部邏輯 陣列之間的 連 接，通常排列在芯片的四周。 CLB 中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來選擇觸發(fā)激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。目前 FPGA 的主流是 Xilinx 公司的產(chǎn)品，所以就以 Xilinx 公司的FPGA 為例，介紹其結(jié)構(gòu)特點。 FPGA 器件簡介 1985 年， Xilinx 公司推出了世界上第一款 FPGA。如不符合要求，可重復(fù)步驟 (3)，再門 級模擬，直到符合要求止 。 (3) 邏輯綜合與優(yōu)化 將通過功能模擬的程序放到 VHDL 編譯器中，進行邏輯綜合與優(yōu)化。 VHDL 的設(shè)計流程： (1) 設(shè)計輸入 根據(jù)電路設(shè)計所提出的要 求，將程序輸入到 VHDL 編輯器中去編輯。 (4)對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動地 把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (3) VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和 已有設(shè)計的再利用功能。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 應(yīng)用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱93 版）。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA隆健：基于 CPLD/FPGA的簡易電子琴設(shè)計 6 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 硬件描述語言 — VHDL VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。設(shè)計者可利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式 ， 然后利用綜合器和適配器將此程序編程能控制 FPGA 和CPLD 內(nèi)部結(jié)構(gòu)，并實現(xiàn)相應(yīng)邏輯功能的的門級或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。 硬件描述語言 HDL 是相對于一般的計算機軟件語言，如： C、 PASCAL 而言的。 適配器的功能是將由綜合器產(chǎn)生的網(wǎng) 表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合器的功能就是將設(shè)計者在 EDA 平臺上完成的針對某個系統(tǒng)項目的 HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行 編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。 EDA 技術(shù)是以計算機為工具，根據(jù)硬件描述語言HDL（ Hardware Description language）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。 本 設(shè)計是以 G 調(diào)為基準(zhǔn)，能 發(fā)出部分低音組 ,整個中音組，部分高音組一共 15 個音符，包括休止符一共 16 個，其中所有音符為 1， 2， 3， 4， 5， 6， 7 共七種。但一般直接用 0 代替增加的橫線，每增加一個 0，就增加一個四分休止符時的時值。通俗點說就是沒有聲音，不出聲的符號。 休止符：音樂中除了有音的高低，長短之外，也有音的休止。數(shù)字簡譜以可動唱名法為基礎(chǔ)，用 7 代表音階中的 7 個基本音級，讀音為 do、 re、 mi、 fa、 sol、 la、 si，休止以 O 表示。有字母簡譜和數(shù)字簡譜兩種。音準(zhǔn)這是電子琴質(zhì)量的重要指標(biāo)，需要通過揚聲器將準(zhǔn)確的音符對應(yīng)的頻率播放出來，而且需要通過顯示器實時的將正在播放的音符以及它的高低音正確的顯示出來，其中數(shù)控分頻和信號處理成為本文研究的關(guān)鍵。系統(tǒng)的 VHDL 程序編好過后先在實驗室的 EDA 實驗箱上下載調(diào)試，成功過后再根據(jù)電路焊接相應(yīng)的電路板。 設(shè)計的主要工作 本設(shè)計首先需要對各個模塊進行編程，用的是 VHDL 語言實現(xiàn)各個模塊的功能，然后利用 EDA 工具軟件 max+plus II 編寫并調(diào)試系統(tǒng)的 VHDL 程序。 如何使用 EDA 工具設(shè)計電子系統(tǒng)是人們普遍關(guān)心的問題。 隨著電子設(shè)計自動化 (EDA）技術(shù)的進展，基于可編程 ASIC 器件的數(shù)字電子系統(tǒng)設(shè)計的完整方案越來越受到人們的重視，并且以 EDA 技術(shù)為核心的能在可編程 ASIC器件上進行系統(tǒng)芯片集成的新設(shè)計方法，也正在快速地取代傳統(tǒng)數(shù)字電路設(shè)計方式。 2020 屆 電氣工程與自動化畢業(yè)設(shè)計 （論文） 3 研究內(nèi)容及方法 采用傳統(tǒng)方法設(shè)計的簡易電子琴，通常需要使 用單片機、存儲器和數(shù)字邏輯電路來進行 PCB（印制電路板）板級的系統(tǒng)集成。本課題助于提高分析解決實際問題、利用計算機技術(shù)解決工程實踐等工作能力。因此本文選用 CPLD 技術(shù)來進行簡易電子琴設(shè)計，由于 CPLD 可以通過 程序的修改，改變可編程邏輯器件的內(nèi)部電路組成，達到對硬件系統(tǒng)升級目的，降低了集成電路設(shè)計的周期和成本，并且可以進行一定的功能擴展。而且市場上大多電子琴靠傳統(tǒng)的硬件設(shè)計方法來實現(xiàn)其功能，這樣很難降低其成本。盡管 ASIC 具有設(shè)計周期長的缺點，但是它在一些領(lǐng)域的地位和作用仍是不可替代的。 由于 ASIC 具有單片成本低但啟動成本大的特點，很多系統(tǒng)設(shè)計在實驗室、樣機或小批量階段均使用 PLD，當(dāng)產(chǎn)品大規(guī)模生產(chǎn)時才使用 ASIC 設(shè)計。 ASIC 可以分為數(shù)字 ASIC 和模擬 ASIC， ASIC 和 PLD 相比主要具有以下優(yōu)點：單片成本低，通常 ASIC 單片的成本只是相同密度的 PLD 的幾十分之一；功耗低，由于 ASIC 內(nèi)部電路尺寸很小、互連線短、分布電容小，驅(qū)動電路所需的功耗就比 PLD小的多； 速度快，由于 ASIC 內(nèi)部連線很短，從而延時比較??；可以加入模擬電路，而目前絕大多數(shù) PLD 只能進行數(shù)字電路設(shè)計。與中小規(guī)模通用型集成電路相比，具有集成度高、速度快、功耗小、可靠性高等優(yōu)點，因此獲得了巨大的成功和廣泛的應(yīng)用。于是在 20 世紀 80 年代中期，出現(xiàn)了 CPLD 和 FPGA 等高密度PLD。直到現(xiàn)在，某些系統(tǒng)還用 GAL來完成非常簡單的功能。早期 PLD 代表產(chǎn)品是 Lattice 公司推出的 GAL，它由一個與門和一個或門陣列組成。 PLD 經(jīng)歷了從可編程只讀存儲器 (Programmable Read Only Memory,PROM)、可編程邏輯陣列 (Programmable Logic Array,PLA)、可編程陣列邏輯 (Programmable Array Logic,PAL) 、 通用陣列邏輯 (Generic Array Logic,GAL)等低密度的 PLD 發(fā)展到復(fù)雜可編程邏輯器件 (Complex ProgrammableLogic Device,CPLD)和現(xiàn) 場可編程門陣列 (Field Programmable Gate Array,FPGA)的過程。隨著微電子技術(shù)和計算機輔助技術(shù) CAD 的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)，系統(tǒng)設(shè)計師為了改善系統(tǒng)的成本和專用性，開始自己設(shè)計具有特殊用途的集 成電路 ，這 就是所 謂的專 用集 成電路 (Application Specific Integrated Circuits,ASIC)。 集成電路可以分為通用集成電路和專用集成 電路。最早的數(shù)字電路誕生于 20世紀 20 年代，是用電子管和晶體管搭接的，直到 20 世紀 50 年代將邏輯門集成到單個芯片上才出現(xiàn)了集成電路。 MAX + PLUS II 作為程序運行平臺，所開發(fā)的程序通過調(diào)試運行、波形仿真驗證，初步實現(xiàn)了設(shè)計目標(biāo)。系統(tǒng)由按鍵掃描 電路KEYSCAN、音符查表簡譜產(chǎn)生電路 TONEROM、發(fā)音模塊 SPEAKER 和譯碼及顯示電路DISPLAY 等四種模塊組成。具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的設(shè)計。第八章則是對整個系 統(tǒng)的總匯，畫出了頂層設(shè)計文件，調(diào)試成功，便可以綜合下載到 FPGA 器件里了。第五章給出了音符查表及簡譜產(chǎn)生電路的設(shè)計，它對鍵盤輸出的信號進行處理，產(chǎn)生音符的相關(guān)信息。第三章主要論述了電子琴的基本原理、設(shè)計和實現(xiàn)方法。而后介紹了音樂的有關(guān)知識，是系統(tǒng)設(shè)計的基礎(chǔ)。 課題宗旨及內(nèi)容概述 本文通過對音符發(fā)生模塊，簡易鍵盤掃描電路，電子琴發(fā)音模塊，動態(tài)譯碼及顯示電路等的設(shè)計，要達到以下的目標(biāo)： （ 1）能夠進行正常的演奏； （ 2）可演奏的發(fā)音音階為 G 調(diào)的部分低音組，整個 中 音組，部分高音組； （ 3）在實現(xiàn)演奏的同時用簡譜的形式同步顯示演奏的樂曲； （ 4）保證足夠音量，使輸出信號最好保持 50%左右的占空比?？删幊踢壿嬈骷廊皇羌呻娐分凶罹呋盍颓巴镜漠a(chǎn)業(yè)。 CPLD/FPGA 是近幾年集成電路中發(fā)展最快的產(chǎn)品。連線資源是指由各種長度的連線線段組成，其中也 有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入 /輸出塊之間的連接。比較典型的就是 Xilinx 公司的 FPGA 器件系列（如 XC4000）和 Altera 公司的 CPLD 器件系列（如 MAX700），這兩個公司的產(chǎn)品開發(fā)較早，占領(lǐng) PLD 市場的絕大部分，可以說 Altera 和 Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。這兩種器件兼容了簡單 PLD 和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。 CPLD/FPGA 技術(shù)的出現(xiàn)及迅速發(fā)展，為利用軟件實現(xiàn)較大規(guī)模的數(shù)字電路設(shè)計提供了方便，降低了數(shù)字電路的設(shè)計周期和相關(guān)產(chǎn)品的成本。 前 言 課題背景 當(dāng)前市場上的電子琴價格較昂貴，且產(chǎn)品升級換代必須更新大部分的硬件，影響了產(chǎn)品的推廣和適應(yīng)市場的能力。而且市場上大多電子琴靠傳統(tǒng)的硬件設(shè)計方法來實現(xiàn)其功能，這樣很難降低其成本。 復(fù)雜 CPLD 可分為復(fù)雜可編程邏輯器件 CPLD(Complex Programmab1e Logic Dvice)和現(xiàn)場可編程門陣列 FPGA(Field Programmable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬的特點。與 ASIC(Application Specific IC