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基于fpga的簡(jiǎn)易電子琴的設(shè)計(jì)-精品-文庫(kù)吧資料

2024-11-18 03:45本頁(yè)面
  

【正文】 自動(dòng)奏樂(lè)。當(dāng) 線圈通電 時(shí) ,其線圈就會(huì)產(chǎn)生磁場(chǎng) ,在與磁鐵的磁場(chǎng)相互作用下 ,線圈就會(huì)振動(dòng) ,振動(dòng)就會(huì)發(fā)出聲音 .簡(jiǎn)單來(lái)說(shuō)是通電導(dǎo)體在磁場(chǎng)內(nèi)的受力作用 . 程序設(shè)計(jì)的流程圖 程序設(shè)計(jì)的流程圖如圖 所示 . 根據(jù)系統(tǒng)實(shí)現(xiàn)的的兩大功能:手動(dòng)彈奏與自動(dòng)演奏,由于每一個(gè)音頻都會(huì)對(duì)應(yīng)一個(gè)固定的頻率值,因此首先是有用戶根據(jù)設(shè)計(jì)的需要進(jìn)行頻率的選擇,按本系統(tǒng)的設(shè)計(jì)要求我們會(huì)選擇十二個(gè)按鍵控制十二個(gè)不同的音符,所以對(duì)于設(shè)計(jì)者 圖 程序設(shè)計(jì)流程圖 就會(huì)計(jì)算每一個(gè)頻率的分頻系數(shù)。 圖 采用 FPGA設(shè)計(jì)的電子琴原理方框圖 控制輸入電路主要是為 使用者所 設(shè)計(jì)的 ,主要的作用是用戶的輸入控制 ,即是實(shí)現(xiàn)電子琴的功能的選擇,它是有功能選擇鍵進(jìn)行控制的,當(dāng)功能鍵低電平有效時(shí),它選擇的是有用戶有按鍵輸入,進(jìn)行演奏;當(dāng)功 能鍵高電平時(shí),它選擇的是 選擇自動(dòng)演奏模式時(shí),存儲(chǔ)器里事先編寫好的音符信息被依次取出,去選通各個(gè)頻率輸出,實(shí)現(xiàn)自動(dòng)奏樂(lè)。音頻發(fā)生模塊由分頻器組成,產(chǎn)生 十二 個(gè)頻率(還可擴(kuò)展) ,對(duì)應(yīng) 十二 個(gè)音符,這些頻率經(jīng) 放大后驅(qū)動(dòng)揚(yáng)聲器 ,即可發(fā)出 聲音。 設(shè)計(jì)的總體方案 根據(jù)系統(tǒng)的 設(shè)計(jì)要求所實(shí)現(xiàn)的兩大功能:手動(dòng)輸入 按鍵 與自動(dòng)演奏,可 將本系統(tǒng) 分成 控制輸入電路 模塊, FPGA 電路 模塊和揚(yáng)聲電路 模塊三部分。 14 第二章 系統(tǒng)的設(shè)計(jì) 設(shè)計(jì)的基本要求 設(shè)計(jì)一電子琴,可以實(shí)現(xiàn)通過(guò)按鍵控制即當(dāng)下不同的按鍵會(huì)發(fā)出不同的聲音,同時(shí)通過(guò)按鍵能演奏一首歌曲。 至于音長(zhǎng)的控制,在自動(dòng)演奏模塊,每個(gè)樂(lè)曲的音符是按地址存放的,播放樂(lè)曲時(shí)按 4HZ 的時(shí)鐘頻率依次讀取簡(jiǎn)譜,每個(gè)音符持續(xù)時(shí)間為 秒。因此,要控制音符的音長(zhǎng),就必須知道樂(lè)曲的速度和每個(gè)音符所對(duì)應(yīng)的節(jié)拍數(shù)。簡(jiǎn)譜音名與頻率對(duì)應(yīng)關(guān)系如表 11 所示: 表 11 簡(jiǎn)譜中的音名與頻率的關(guān)系 音名 頻率 /Hz 音名 頻率 /Hz 音名 頻率 /Hz 低音 1 中音 1 高音 1 低音 2 中音 2 高音 2 低音 3 中音 3 高音 3 低音 4 中音 4 高音 4 低音 5 中音 5 高音 5 低音 6 440 中音 6 880 高音 6 1760 低音 7 中音 7 高音 7 由于 每一首歌曲的 音階頻率 大多數(shù)情況 多為非整數(shù), 但是對(duì)于分頻的系數(shù)又不能出現(xiàn)小數(shù),所以對(duì)于分頻的系數(shù)如果出現(xiàn)了小數(shù)點(diǎn)的情況下,我們就會(huì)根據(jù)小數(shù)的大小進(jìn)行四舍五入 。另外,音符 A(簡(jiǎn)譜中的低音 5)的頻率為 392Hz,音符 E到 F之間、 B到 C之間為半音,其余為全 13 音。 樂(lè)曲的 12 平均率規(guī)定:每 2個(gè)八度音之間的頻率要相差 1倍,比如簡(jiǎn)譜中的中音 2 與高音 2。一首歌曲可以分成若干個(gè)節(jié)拍的組合,這樣對(duì)于一首完整的歌曲它的樂(lè)譜以及時(shí)間值就會(huì)不同,然而導(dǎo)致的就會(huì)歌曲的音質(zhì)與音色就不會(huì)不同。也就是數(shù)每一個(gè)節(jié)拍它的長(zhǎng)度以及位數(shù)都是事先固定好的,一般情況是允許改變的,如果改變節(jié)拍之間的長(zhǎng)度,那么對(duì)于一首歌曲的樂(lè)譜來(lái)說(shuō),它的音質(zhì)就會(huì)發(fā)生變化,即就是發(fā)音不準(zhǔn)。這樣模擬的音頻信號(hào)就變成了純數(shù)字量 。根據(jù)最基本的香農(nóng)采樣定理,采樣頻率需至少是信號(hào)最高頻率的 2倍以上。 VQF:無(wú)人問(wèn)津 雅馬哈公司另一種格式是 *.vqf,它的核心是減少數(shù)據(jù)流量但保持音質(zhì)的方法來(lái)達(dá)到更高的壓縮比,可以說(shuō)技術(shù)上也是很先進(jìn)的,但是由于宣傳不力,這種格式難有用武之地 。WMA這種格式在錄制時(shí)可以對(duì)音質(zhì)進(jìn)行調(diào)節(jié)。 MID文件 它并不是已經(jīng)錄制好的音頻,而是記錄發(fā)聲著聲音的信息,然后存儲(chǔ) 并不是一段錄 制好的聲音,而是記錄聲音的信息,然后在告訴聲卡 有聲卡實(shí)現(xiàn)音樂(lè)的一組指令。 MIDI:作曲家最愛(ài) MIDI的含義就是 允許數(shù)字 之間的 合成器和其他 外圍 設(shè)備 之間的 交換數(shù)據(jù)。 MPEG音頻文件的壓縮是一種有損 失 壓縮 即壓縮之后就會(huì)改變?cè)械囊糍|(zhì)和音色 , 而音質(zhì) 和 CD格式比起來(lái)就會(huì)降低。 在音質(zhì)以及音色等基本哈桑保持了原有的原聲。 音頻的格式 CD格式:天籟 一般情況下 在 很多的 播放軟件的 “ 打開文件類型 ” 中,都可以看到 了*.cda格式 。 比如像人 的 說(shuō)話聲、 各種樂(lè)器(鋼琴、吉他、豎笛) 、 唱歌聲、以及 咳嗽聲 等發(fā)出的聲音 把它制作成 CD,這時(shí)候所有的聲音沒(méi)有改變 就像原原本本從事物中發(fā)出來(lái)的一樣 ,因?yàn)?CD 就是音頻文件的一種 。 圖 Quartus II軟件的典型設(shè)計(jì)流程 時(shí)序分析 綜合 布局布線 仿真驗(yàn)證 設(shè)計(jì)輸入 編程和配置 功耗分析 調(diào) 試 更改管理 時(shí)序逼近 11 音樂(lè)知識(shí)介紹 音頻的概念 音頻就是人們 正常情況下所能 能夠聽到的所有的聲音都可以稱之為音頻 。 ( 5)仿真工具 設(shè)計(jì)者使用的 Quartus II提供了 Simulator工具對(duì) 設(shè)計(jì)者所 設(shè)計(jì) 得編程程序進(jìn)行的 一系列 的 功能仿真和時(shí)序仿真。 ( 3)布局布線工具 Quartus II軟件中的 Fitter工具可以完成布局布線功能,主要包括分析布局布線結(jié)果、優(yōu)化 布局布線、增量布局布線和通過(guò)反表保留分配等功能。 Quartus II的設(shè)計(jì)輸入工具包括模塊編輯器、文本編輯器和 EDA設(shè)計(jì)輸入工具,利用這些工具可以建立設(shè)計(jì)所需的所有的設(shè)計(jì)文件,軟件源文件和其他的相關(guān)文件。 (6) 它可以一種新的指令和引腳的功能進(jìn)行自動(dòng)的設(shè)計(jì)。 (4) 存儲(chǔ)器編譯器 。 ( 2)更快集成 IP。因此 QuartusII 的軟件擁有很好對(duì)于程序設(shè)計(jì)錯(cuò)誤定位工作。這樣設(shè)計(jì)者就可以解決一系列的問(wèn)題,比如混合的設(shè)計(jì)的輸入,模塊的混合輸入等問(wèn)題。它還允許來(lái)自第三方的 EDIF、 VQM 文件的輸入,并提供很多EDA 軟件的接口。換可以通過(guò)選擇 Compliler Tool,在此窗口中運(yùn)行相應(yīng)的功能模塊。Synthesis)、適配器( Fitter)、時(shí)序分析器 (Timing Analyzer)、設(shè)計(jì)輔助模塊 (Design Assistant)等。 9 Quartus II 包括模塊化的編譯器。此外 Quartus II 與 MTLAB 和 DSP Builder 結(jié)合,也可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)。 Quartus II 的 設(shè)計(jì)工具支持 的一般有 軟件 VHDL、 軟件 HDL 和圖形的設(shè)計(jì), 這 些軟件中在 其內(nèi)部有 VHDL、 HDL 邏輯編輯器 對(duì)其設(shè)計(jì)的對(duì)象進(jìn)行編譯 。同時(shí)也可以進(jìn)行檢查設(shè)計(jì)者的設(shè)計(jì)的程序是否滿足設(shè)計(jì)的要求來(lái)進(jìn)行的仿真。 ( 6) 仿真。這一步是將第四步的生成的網(wǎng)表有 FPGA 廠商提供的器件的容量,系 統(tǒng)的結(jié)構(gòu)等進(jìn)行設(shè)計(jì)的布局布線 。 ( 5) 布局、布線。 當(dāng)設(shè)計(jì)者將所有的步驟完成后,就會(huì)對(duì)系統(tǒng)進(jìn)行整合,即所謂的系統(tǒng)的綜合。 同時(shí)對(duì)于一個(gè)獨(dú)立的系統(tǒng),如果設(shè)計(jì)者提供系統(tǒng)的仿真文件就可以證明設(shè)計(jì)者自己設(shè)計(jì)的正確性和完整性。對(duì)于 工程師 而言,仿真這一步 是 至關(guān)重要的一步 。 VHDL的編譯器有很多, ACTIVE 公司, MODELSIM 公司, SYNPLICITY 公司, SYNOPSYS 公司,VERIBEST 公司等都有自己的編譯器。高檔微機(jī)的配置應(yīng)該具有: 高分彩顯 17 英寸以上,分辨率 1024 768或更高 硬盤 20GB以上 內(nèi)存 512MB 以上 CPU Intel 兼容 CPU 光驅(qū) 8 倍速以上 操作系統(tǒng) Windows XP 開發(fā)工具 MAX+plus II 或 Quartus II Candence、 Menter、 ALTERA 等公司的 EDA 工具均支持 VHDL 語(yǔ)言環(huán)境 8 VHDL 語(yǔ)言 設(shè)計(jì)的流程 用 VHDL 語(yǔ)言設(shè)計(jì)電路的流程 : 設(shè)計(jì)者在對(duì) 系統(tǒng)設(shè)計(jì)的時(shí)候,一般使用的是 VHDL 軟件,并且 在用 VHDL 語(yǔ)言來(lái)設(shè)計(jì)電路時(shí) ,一般 的過(guò)程是這樣的 : ( 1) 設(shè)計(jì)者一般設(shè)計(jì)程序使用的是文本編輯器作為系統(tǒng)的輸入源程序或者源文件。 VHDL 語(yǔ)言 上機(jī)操作條件 VHDL 語(yǔ)言可以在多種 EDA 工具設(shè)計(jì)環(huán)境中運(yùn)行。同時(shí)設(shè)計(jì)者可以隨時(shí)隨地對(duì)系統(tǒng)的設(shè)計(jì)以及系統(tǒng)的仿真可以隨時(shí)隨地的進(jìn)行。 同時(shí)符合當(dāng)前市場(chǎng)的需要,應(yīng)用的效率很高,運(yùn)行速度高,完成時(shí)間很短。 ( 2) 當(dāng)設(shè)計(jì)者對(duì)于一個(gè)系統(tǒng)的通過(guò) VHDL 完成一個(gè)確定的設(shè)計(jì)之后,他們可以通過(guò)利用現(xiàn)有的 EDA 技術(shù)軟件對(duì)系統(tǒng)進(jìn)行邏輯的綜合以及邏輯化的綜合。 HDL 寄存器傳輸級(jí) 綜合 HDL 門級(jí) 布局與布線 門級(jí)仿真 FPGA/CPLD 編程下載 寄存器傳輸級(jí)仿真 功能級(jí)仿真 設(shè)計(jì)輸入 7 VHDL 語(yǔ)言的特點(diǎn) ( 1) VHDL 具有 超 強(qiáng)的 硬件 描述 的 能力, 所以 VHDL 語(yǔ)言在電子設(shè)計(jì)領(lǐng)域 成為最佳的硬件描述語(yǔ)言。自 IEEE 公布了 對(duì) VHDL 的標(biāo)準(zhǔn)版本之后, 世界上的各大公司爭(zhēng)相設(shè)計(jì)和催出自己 VHDL 的設(shè)計(jì)環(huán)境即適應(yīng)的環(huán)境。 6 硬件描述語(yǔ)言 —— VHDL VHDL 的簡(jiǎn)介 VHDL(VeryHighSpeed Integrated Circuit HardwareDescription Language) 是一種用 于電路設(shè)計(jì)的高級(jí)語(yǔ)言,于 1983年有美國(guó)國(guó)防部( DOD)發(fā)起創(chuàng)建 , IEEE(The Institute of Elctrical and Elctronics Engineers)進(jìn)一步發(fā)展并在 1987年作 圖 EDA開發(fā)流程圖 年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布。 ( 6)硬件的測(cè)試 最后一步就是對(duì)系統(tǒng)的 硬件測(cè)試 ,它包含所有的關(guān)于對(duì) FPGA的設(shè)計(jì),以及 CPLD的硬件電路系統(tǒng)的測(cè)試進(jìn)行整體設(shè)計(jì)統(tǒng)一的測(cè)試 ,以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況,從而排除錯(cuò)誤,改進(jìn)設(shè)計(jì)。設(shè)計(jì)者在對(duì)所要設(shè)計(jì)的SAM進(jìn)行的下載鏈接的方式稱為配置。對(duì)系統(tǒng)的仿真是設(shè)計(jì)工作中最為重要的一步,仿真的程序一般情況下有 PLD公司的開發(fā) EDA軟件的工程師來(lái)提供的。 ( 4) 時(shí)序仿真與功能仿真 當(dāng)設(shè)計(jì)者對(duì)程序適配之后進(jìn)行下一步的就是對(duì)所要的編程的程序進(jìn)行下載,但是 編程的下載必須依靠的是 EDA技術(shù)的基礎(chǔ)上進(jìn)行模擬的操作,用設(shè)計(jì)者本身的話就是所謂的仿真。設(shè)計(jì)者在對(duì)目標(biāo)對(duì)象進(jìn)行邏輯化的操作包含了底層器件的分配、邏輯之間的分割、邏輯之間的簡(jiǎn)化、邏輯化的布局布線等。 5 在電子行業(yè)設(shè)計(jì) 性能良好的 FPGA設(shè)計(jì)的 HDL綜合器有如下三種 :SYnopsys公司FPGA Compiler、 FPGA Express綜 合器; Synplicity公司的 Synplify Pro綜合器;Mentor子公司的 Lenonardo Spectrun綜合器。在設(shè)計(jì)的同時(shí),綜合器起著十分重要的作用,在設(shè)計(jì)者進(jìn)行綜合的過(guò)程中都是依靠在 EDA技術(shù)的基礎(chǔ)上,對(duì)設(shè)計(jì)者的編輯輸入的文本進(jìn)行輸入表述。 ( 2)綜合 在對(duì)電路進(jìn)行綜合的時(shí)候, HDL綜合器是十分重要的一步。在普通的情況下,對(duì)于 EDA的軟件的輸入有基本的兩種類型 :圖形輸入和 HDL文本的輸入。 ( 4) PLD設(shè)計(jì)工具 。 ( 2) PCB 設(shè)計(jì)軟件 。 (7) 仿真:包括功能仿真和時(shí)序仿真,主要驗(yàn)證系統(tǒng)功能的正確性及時(shí)序特性 。 ( 5) 功能的描述:我們時(shí)通過(guò)系統(tǒng)的表述對(duì)本身的行為或者各個(gè)建立 4 的模塊模型之間的數(shù)據(jù)流程的銜 接。 ( 3) 前端的設(shè)計(jì)。 EDA 技術(shù)設(shè)計(jì)方法 (1) 首端模塊的設(shè)計(jì)完成后,并且末端設(shè)計(jì)模塊系統(tǒng)建立模型。利用 EDA技術(shù)的工具,電子方面的設(shè)計(jì)工程師可以從各方面進(jìn)行著手設(shè)計(jì)
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