【正文】 ....................................... 2 EDA 技術(shù)簡介 ................................................ 2 EDA 技術(shù)概念 .......................................... 3 EDA 技術(shù)設(shè)計方法 ...................................... 3 EDA 工具軟件 .......................................... 4 EDA 設(shè)計的流程 ........................................ 4 硬件描述語言 —— VHDL ....................................... 6 VHDL 的簡介 ............................................ 6 VHDL 語言的特點 ........................................ 7 VHDL 語言上機操作條件 .................................. 7 VHDL 語言設(shè)計的流程 .................................... 8 Quartus II 簡介 ............................................ 8 Quartus II 軟件的特點 ................................. 9 Quartus II 軟件的工具 ................................. 9 音樂知識介紹 .............................................. 11 音頻的概念 ............................................ 11 音頻的格式 ............................................ 11 音頻的處理 ........................................... 12 節(jié)拍及音符 ........................................... 12 第二章 系統(tǒng)的設(shè)計 .................................................. 14 設(shè)計的基本要求 ............................................. 14 設(shè)計的總體方案 ............................................. 14 程序設(shè)計的流程圖 ........................................... 15 電子琴中各模塊的設(shè)計及仿真 ................................. 16 時鐘信號發(fā)生電路 ...................................... 16 樂曲自動演奏模塊 ...................................... 17 音調(diào)發(fā)生模塊 .......................................... 18 數(shù) 控分頻模塊 .......................................... 19 頂層模塊 .............................................. 20 管腳的分配圖 ............................................ 21 直流穩(wěn)壓電源的設(shè)計 ...................................... 22 硬件線路連接圖 .......................................... 24 結(jié) 論 ............................................................. 25 參考文獻 ........................................................... 26 附錄一 ............................................................. 27 附錄二 ............................................................. 32 謝辭 ............................................................... 33 1 引 言 目 前 大多數(shù)市場上的電子 產(chǎn)品 摧新?lián)Q代比較迅速 ， 同時在電子產(chǎn)品推新?lián)Q代的同時，就要求設(shè)計者對電子產(chǎn)品 技術(shù)的要求會越來越高。能夠?qū)崿F(xiàn)不同的鍵的輸入就能發(fā)出不同的音調(diào)以及 樂曲自動的播放的功能，它內(nèi)部包含自動存儲模塊， 音樂節(jié)拍發(fā)生模塊，數(shù)控分頻模塊主要實現(xiàn)的是 對 FPGA 的 提供的 基準(zhǔn)頻率進行分頻，得到與各個音階對應(yīng)的頻率進行輸出。 由于 FPGA應(yīng)用領(lǐng)域越來越廣所以對 熟練掌握 FPGA開發(fā)的工程師的需求會越來越多。 EAD功能能夠?qū)崿F(xiàn)程序的邏輯化簡、數(shù)據(jù)的簡單 的分割、系統(tǒng)文件的綜合、以及對于系統(tǒng)的程序的優(yōu)化以及功能的仿真和時序仿真。 EDA 技術(shù)概念 我們所說的 EDA技術(shù) 都是建立在以計算機為基礎(chǔ)的的，它的應(yīng)用領(lǐng)域包含了計算機技術(shù)、單片機技術(shù)、電力電子技術(shù)等最新的研究成果，有用戶對電子產(chǎn)品進行各方面的設(shè)計。 （ 6） 邏輯設(shè)計：設(shè)計者或者工程師對設(shè)計的系統(tǒng)進行系統(tǒng)的結(jié)構(gòu)整體化，然而設(shè)計者通常使用的是原理圖、邏輯化的圖形來表系統(tǒng)的設(shè)計的結(jié)果進行描述。圖形的輸入包括原理圖的輸入、狀態(tài)圖的輸入和波形的輸入三種形式； HDL又稱描述語言，硬件的表述語言就是本身對設(shè)計者或者工程師所設(shè)計的硬件電路進行行為的電路功能，信號之間的連接與時序信號的關(guān)系。當(dāng)設(shè)計者進行對目標(biāo)對象適配完成之后所產(chǎn)生的目標(biāo)文件進行時序的仿真，當(dāng)時序仿真之后它所產(chǎn)生的也是可以進行編程的文件。 EDA的技術(shù)在硬件 電路實現(xiàn)方面包含了大規(guī)模集成電路構(gòu) 造技術(shù)， IC板圖設(shè)計技術(shù)、 ASIC測試和封裝技 FPGA編程下載技術(shù)、自動測試技術(shù)等；在計算機輔助剛才方面 融合了計算機輔助設(shè)計、計算機輔助測試、計算機輔助工程以及多種計算機語言的設(shè)計概念 。 （ 3） 當(dāng)設(shè)計者對 VHDL 的語句指令進行描述的時候以及對本身的程序結(jié)構(gòu)進行描述的時候，它就會決定了支持大規(guī)模的模塊化得設(shè)計或者模型化的設(shè)計。 （ 2） 在對系統(tǒng)的程序編譯時，要使用編譯的根據(jù)對源程序進行編譯。一般情況下綜合是為了將設(shè)計者設(shè)計的源程序或者源文件有編程的語言轉(zhuǎn)化成現(xiàn)實中實際的電路，最終生成易于編程的網(wǎng)表。 Quartus II 簡介 Quartus II 專門為開發(fā)的軟件 FPGA 提供的集成環(huán)境?？梢酝ㄟ^選擇 Start Compliation 來來運行所有的編譯器模塊，也可以通過 StartA 單獨的運行每個獨立的模塊。 Quartus II 軟件的特點 （ 1）基于模塊的設(shè)計方法，提高 軟件 工作效率。 （ 2）綜合工具 綜合是將 HDL語音、原理圖等設(shè)計輸入翻譯成與、或、非門， RAM，觸發(fā)器等 10 基本邏輯單元組成的邏輯連接，并根據(jù)目標(biāo)與設(shè)計要求優(yōu)化所生 成的邏輯連接。如果有計算機再加上相應(yīng)的音頻卡 —— 就是我們經(jīng)常說的聲卡， 聲音的聲學(xué)特性 像是 音的高低 是 可以用計算機硬盤文件的方式 把它們 儲存下來 的；反過來，我們也可以把儲存 在 計算機 中 文件的音頻文件用一定的音頻程序播放，還原以前錄下的聲音 。 MID文件格式由 MIDI繼承而來。 （ 2） 有了采樣頻率， AD 轉(zhuǎn)換器就按照該時間間隔對輸入的音頻信號進行采樣、保持、量化編碼。在 2個八度音之間， 又可分為 12個半音。如果樂譜中某個音符為三拍音長，那又該如何控制呢？其實只要在 3個連續(xù)地址存放該音符，這時就會發(fā)三個 秒的音長，即持續(xù)了三拍的時間， 通過這樣一個簡單的操作就可以控制音長了。 FPGA采用現(xiàn)場可編程邏輯器件（ FPGA）制作， 設(shè)計者利用軟件 EDA技術(shù)進行對程序進行設(shè)計，然后弄到 FPGA進行實現(xiàn)的 . 同時 FPGA是本 系統(tǒng)的 設(shè)計方案的核心內(nèi)容 ,它 主要是 是實現(xiàn)電子琴功能 的主要控制模塊 .由工程師或者設(shè)計者事先把程序弄到 FPGA中，通過控制輸入，產(chǎn)生不同的分頻系數(shù)對應(yīng)相應(yīng)的頻率，來 驅(qū)動揚聲器 ,發(fā)出不同的 音樂 . 控制輸入電路 FPGA 揚聲電路 15 揚聲電路是 一種電聲轉(zhuǎn)換部件，它將聲音電信號轉(zhuǎn)換成聲音 。 時鐘信號發(fā)生電路 根據(jù)本系統(tǒng)的設(shè)計要求，需要提供 20Mhz 的脈沖信號頻率，因此我們必須設(shè)計一個能夠提供脈沖信號頻率的電路的設(shè)計。當(dāng)進行自動演奏時，由存儲在此模塊中的十二位二進制作為發(fā)聲控制輸入，從而自動演奏樂曲。 下圖是音調(diào)發(fā)生模塊的原理圖： 19 圖 音調(diào)發(fā)生模塊原理圖 當(dāng) 十二 位發(fā)聲控制輸入 INDEX[11..0]中的某一位為低 電平時，則對應(yīng)某一音階的數(shù)值將以 TONE0[12..0]輸出，作為獲得該音階的分頻 系數(shù)的值 ，該值作為數(shù)控分頻器的輸入， 來對 5MHz 的脈沖進行分頻，由此得到每個音階相應(yīng)的頻率，例如 INDEX=111111111110， 則對應(yīng)的輸出 TONE0=“ 1001010101001”，則對應(yīng)的是 中音 1的分頻系數(shù)值 ；輸入為 INDEX= 111111111101， 則對應(yīng)的輸出TONE0=“ 1000010100001”，則對應(yīng)的是 中音 2 的分頻系數(shù)值 。 頂層模塊 把以上設(shè)計的各個模塊進行整合 一下 ， 這樣一來 我們 就 得到了系統(tǒng)的整 體 框圖如下圖所示 ： CLK1 SPKS TONE1[12..0] 21 圖 頂層 模塊原理圖 頂層模塊 仿真圖 ： 圖 頂層模塊仿真圖 有頂層模塊仿真圖可知：由于仿真時間太長，所以彈奏的仿真只仿真了第十二個按鍵被按下的情況。 W 7 8 0 5C11 0 0 0 μ FCi0 . 3 3 μ FC01 μ F5 V～ 2 2 0 V～ 2 4 V 圖 直流穩(wěn)壓電源電路圖 對于本系統(tǒng)所 選用的是 LM1403 是簡單的 ， LM1403 是一個內(nèi)含溫度補償?shù)木茈妷旱幕鶞?zhǔn)?，F(xiàn)在是信息化的社會，電子產(chǎn)品更新?lián)Q代速度快，如果簡單的更新 當(dāng)前市場上的電子琴產(chǎn)品，就必須更新大部分的硬件，影響了產(chǎn)品的摧廣和適應(yīng)市場的能力。 use 。change signal clk2:std_logic。event and clk=39。 end if。 28 end if。 when 3 = index0=111111111110。 when 14= index0=111111111011。 when 24= index0=111111111110。 when 33= index0=111111101111。 end if。 tone0 : out std_logic_vector(12 downto 0))。 when 111110111111 = tone0=0100111100011。 end process。 spks : out std_logic)。 then count:=count+1。 end process pulse1。fullspks=39。139。139。 32 附錄二 原理圖 33 謝辭