【導讀】縱觀生活各個領域，在變速這一方面，大多采用的是電動機的調速。動機調速性能優(yōu)越，平滑性好，在以前一直是調速應用中的主角。動機也有其固有的缺點：電刷易損壞，更換麻煩，運行不夠穩(wěn)定。用運行穩(wěn)定，價格低廉的交流異步電動機來實現調速。隨著電力電子技術的發(fā)展，其中尤以變頻調速收到關注。速性能優(yōu)越，甚至可以與直流電動機的調速性能想媲美。設計引入先進的FPGA，作為其核心控制芯片。FPGA是今年來逐漸嶄露頭。適應性強、便于開發(fā)維修等。系統同時采用SPWM專用芯片SA4828。是大規(guī)模集成電路，專門用來產生三相SPWM波形。

　　

【正文】 的硬核（ ASIC 型）模塊。 FPGA 芯片主要由 7 部分完成 ， 分別為：可編程輸入輸出單元、基本可編程中北大學 2020 屆畢業(yè)設計說明書 第 19 頁 共 57 頁 邏輯單元、完整的時鐘管理、嵌入塊式 RAM、豐富的布線資源、內嵌的底層功能單元和內嵌專用硬件模塊。 1） 可編程輸入輸出單元（ I/O Block IOB） 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸 入 /輸出信號的驅動與匹配要求 。 FPGA 內的 I/O 按組分類，每組都能夠獨立地支持不同的 I/O 標準。通過軟件的靈活配置，可適配不同的電氣標準與 I/O 物理特性，可以調整驅動電流的大小，可以改變上、下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的 FPGA 通過 DDR 寄存器技術可以支持高達2Gbps 的數據速率。 2） 可配置邏輯塊（ Configurable Logic Block CLB） CLB 是 FPGA 內的基本邏輯單元。 CLB 的實際數量和特性會依器件的不同而不同，但是每個 CLB 都包含一個可配置開關矩陣，此矩陣由 4 或 6 個輸入、一些選型電路（多路復用器等）和觸發(fā)器組成。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或 RAM。在 Xilinx 公司的 FPGA 器件中，CLB 由多個相同的 Slice 和附加邏輯構成。每個 CLB 模塊不僅可以用于實現組合邏輯、時序邏輯，還可以配置為分布式 RAM 和分布式 ROM。 3） 數字時鐘管理模塊（ DCM） 業(yè)內大多數 FPGA 均提供數字時鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。 Xilinx 推出最先進的 FPGA 提供數字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘 綜合，且能夠降低抖動，并實現過濾功能。 4） 嵌入式塊 RAM（ BRAM） 大 多數 FPGA 都具有內嵌的塊 RAM，這大大拓展了 FPGA 的應用范圍和靈活性。塊 RAM 可被配置為單端口 RAM、雙端口 RAM、內容地址存儲器 （ CAM）以及 FIFO 等常用存儲結構。 CAM 存儲器在其內部的每個存儲單元中都有一個比較邏輯，寫入 CAM 中的數據會和內部的每一個數據進行比較，并返回與端口數據相同的所有數據的地址，因而在路由的地址交換器中有廣泛的應用。除了塊RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結構。在實際應用中，芯片內部塊 RAM 的數量也是選擇芯片的一個重要因素。 5） 豐富的布線資源 中北大學 2020 屆畢業(yè)設計說明書 第 20 頁 共 57 頁 布線資源連通 FPGA 內部的所有單元，而連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。 FPGA 芯片內部有著豐富的布線資源，根據工藝、長度、寬度和分布位置的不同而劃分 為 四 類不同的類別。第一類是全局布線資源，用于芯片內部全局時鐘和全局復位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于 專有時鐘、復位等控制信號線。 6） 底層內嵌功能單元 內嵌功能模塊主要指 DLL（ Delay Locked Loop） 、 PLL（ Phase Locked Loop） 、DSP 和 CPU 等軟處理核?，F在越來越豐富的內嵌功能單元，使得單片 FPGA 成為了系統級的設計工具，使其具備了軟硬件聯合設計的能力，逐步向 SOC 平臺過渡。 DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調整和移相等功能。 PLL 和 DLL 可以通過 IP 核生成的工具方便地進行管理和配置。 FPGA 的特點 FPGA 作為高速發(fā)展起來的一種處理信息的方式，有其自身的特點和有點 [8]。 1）采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內部有豐富的觸發(fā)器和 I/O 引腳。 4） FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 5) FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片 是小批量系統提高系統集成度、可靠性的最佳選擇之一 。 FPGA 的基本原理 FPGA 器件通過 SRAM(即靜態(tài)隨機存儲器 )等形式來實現基本查找表 (即LUT)，并以此作為基本邏輯單元，來構成邏輯函數發(fā)生器，它是 FPGA 器件中最基本的可編程單元。一個 N 輸入的查找表可以實現 N 輸入的邏輯功能。由 N 輸入的查找表、進位鏈邏輯、一個可編程寄存器，就構成了 N 輸入的邏輯單元 (即LE)。通過編程，可以將每個 LE 的可編程寄存器配置成 D 觸發(fā)器、 T 觸發(fā)器、 JK觸發(fā)器等模式，而且具有數據、異步數據裝載、時鐘、時鐘使能、清零、異步置中北大學 2020 屆畢業(yè)設計說明書 第 21 頁 共 57 頁 位等輸入信號，并以 LUT 的輸出作為 LE 的輸出。這些 LE 的輸出， 都可以通過編程連接到 FPGA 器件的局部連線、行列、 LUT 鏈、寄存器等布線資源上。一系列相鄰的 LE 與 LE 級聯鏈、進位鏈、控制信號、局部互聯線、 LUT 鏈、寄存鏈組成了 FPGA 中的邏輯陣列塊 (即 LAB)。這些 LAB 就是按照編程要求形成的，具有某種邏輯功能的數字電路的集成體。同時， FPGA 器件還包括嵌入式存儲器塊(即 EAB)、 1/0 單元和 PLL 等模塊，各個模塊之間通過互聯線和時鐘網絡相連接。因此，通過編程，將已經編寫好的 LAB 與這些模塊連接起來，就可以使整體的FPGA 器件實現所要求的功能，即制作出具有特定功能的硬件 芯片 [9]。 FPGA 的設計流程 FPGA 的設計一般可以分為以下幾個步驟 1）設計輸入 設計輸入是指將設計者的電路以開發(fā)軟件要求的某種形式表達出來，并輸入到相應軟件中。輸入有多種方式，可以原理圖輸入，硬件描述語言輸入，或是原理圖和硬件描述語言相結合的混合輸入。 2）邏輯綜合及優(yōu)化 綜合是指設計輸入之后從高層次系統行為設計向門級邏輯電路設計轉化的過程，即把設計輸入的某種或某幾種數據格式 (網表 )轉化為軟件可識別的某種數據格式 (網表 )。優(yōu)化是指對于上述綜合生成的網表，按一 定要求，如按面積最小或是速度，根據布爾方程功能等效的原則，對邏輯進行化簡，用更小更快的綜合結果代替一些復雜的單元，把邏輯描述轉化為最適合在器件中的實現形式，并與指定的庫映射生成新的網表，這是減小電路規(guī)模的一條必由之路 [10]。 3）前仿真 (功能仿真 ) 設計的電路必須在布局布線前驗證電路功能是否有效。 4）布局布線 布局是將以分割的邏輯小塊放到器件內部邏輯資源的具體位置，并使他們易于連線，且連線最少。布線是利用器件的布線資源完成各功能模塊之間和反饋信號的連接。同時提取有關延時參數，生成一個門級網表和用于下載到 FPGA 的文件。 5）后仿真 (時序仿真 ) 中北大學 2020 屆畢業(yè)設計說明書 第 22 頁 共 57 頁 是利用在布局布線中獲得的精確參數再 一 次驗證電路的時序 的正確性 。它是在 考慮了內部器件延時和聯系延時 以后 的 精確 仿真，經過這次仿真，可以確保設計與實際電路基本一致。 6）時序分析 時序分析不需要外部輸入激勵信號，可以計算點到點的器件延時矩陣，確定引腳上的建 立和保持時間，還可計算最高時鐘頻率。 7）器件編程 布線和后仿真完成之后，就可以開始把所生成的編程文件 通過 JTGA 接口 下載到 FPGA 中。 開發(fā)工具簡介 本設計主要在硬件描述開發(fā)環(huán)境 QuartusⅡ下完成。 QuartusⅡ是 Altera 公司的 FPGA 開發(fā)工具，界面友好、使用便捷，被譽為業(yè)界最易學習的 EDA 軟件。它支持原理圖、 VHDL、 Verilog HDL 語言和 Altera 公司自己的語言 AHDL 的文本文件，以及波形、 EDIF 等格式的文件為設計輸入，也支持這些文件的任 意混合設計。其硬件描述語言輸入提供模板輸入法，可以大大提高輸入速度和準確率。它具有門級仿真器，可以進行功能仿真和時序仿真，能夠產生精確的仿真結果。為了方便設計者充分利用已有資源， Atera 公司提供了許多免費的 IP 軟核，如 DFF 觸發(fā)器、全加器等。另外也支持主流的第三方 EDA 工具，如 Synopsys、Candence、 Synplicity、 Mentor 等。由于其仿真的測試矢量文件 (*.vec)格式簡單，可以采用外部生成后輸入到 Altera 仿真環(huán)境中的方注，所以增強后的 QuartusⅡ仿真能力 較強。邏輯綜合工具是把 HDL 語言翻譯成最基本的與或非門的連接關系 (網表 )，輸出 edf/vqm 文件，導給 CPLD/FPGA 廠家的軟件進行試配和布線的工具。為了優(yōu)化結果 ,在進行復雜 HDL 設計時，基本上都會使用這些專業(yè)的邏輯綜合工具軟件，而不使用 PLD/FPGA 廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。 Synplify/Synplify Pro 是由 Synplicity 公司開發(fā)的針對 FPGA/CPLD 的 VHDL/Verilog 綜合軟件。 QuartusⅡ 軟件提供了如下功能：能夠對 HDL 的描述進行圖形分析；具有語法敏感的 HDL 文本輸入窗口；綜合優(yōu)化約束環(huán)境，能夠進行時間約束和設計屬性控制；有限狀態(tài)機編譯器能夠針對有限狀態(tài)機模型描述進行優(yōu)化等。 中北大學 2020 屆畢業(yè)設計說明書 第 23 頁 共 57 頁 Verilog HDL 語言 Verilog 概述 Verilog HDL 是在應用最廣泛的 C 語言基礎上發(fā)展起來的一種硬件描述語言，它是由 GDA(Gateway design Automation)公 司的 PhilMoorby 在 1983 年末首創(chuàng)的，最初只設計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關的故障模擬與 時序分析工具。 1985 年 Moorby 推出第三個商用仿真器 Verilog－ XL，獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應用。 1989 年 CADENCE 公司收購了 GDA 公司，使得 Verilog HDL 成為了該公司的獨家專利。 1990 年 CADENCE 公司公開發(fā)表了 Verilog HDL，并成立 LVI 組織以促進 Verilog HDL 成為 IEEE 標 準，即 IEEE Standard13641995。 Verilog HDL 的最大特點就是易學易用。與目前 常用的另一種 HDL 語言 VHDL(VHSIC Hardware Description Language)相比， Verilog HDL 具有更為悠久的歷史，因此擁有廣泛的設計群體，成熟的設計資源比 VHDL 豐富，而且作為一種設計語言，它比 VHDL 更容易掌握。目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋范圍方面也有所不同。一般認為 Verilog HDL 在系統抽象方面強于 VHDL。 Verilog HDL 較為適合算法級 (Alogrithem)、寄存器傳輸級 (RTL)、邏 輯級 (Logic)、門級 (Gate)設計，而 VHDL 更適合特大型的系統級（ System）設計 [11]。 Verilog HDL 的主要能力 Verilog HDL 功能強大，總結起來有一下一些能力： 1）基本邏輯門，例如 and、 or 和 nand 等都內置在語言中 ,可以實現基本的邏輯門。 2）用戶定義原語（ U D P）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 3）開關級基本結構模型，例如 p m o s 和 n m o s 等也被內置在語言中。 4）提供顯式語言 結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 5）可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式 —使用過程化結構建模；數據流方式 — 使用連續(xù)賦值語句方式建模；結構化方式 — 使用門和模塊實例語句描述建模。 6） Verilog HDL中有兩類數據類型：線網數據類型和寄存器數據類型。線網類型表中北大學 2020 屆畢業(yè)設計說明書 第 24 頁 共 57 頁 示構件間的物理連線，而寄存器類型表示抽象的數據存儲元件。 7） 能夠描述層次設計，可使