【導(dǎo)讀】信號(hào)發(fā)生器廣泛用于電子電路、自動(dòng)控制系統(tǒng)和教學(xué)實(shí)驗(yàn)等領(lǐng)域。細(xì)介紹了基于FPGA技術(shù)的任意信號(hào)發(fā)生器系統(tǒng)的構(gòu)造及其設(shè)計(jì)原理。示等各方面的軟硬件實(shí)現(xiàn)方法。整個(gè)設(shè)計(jì)采用Altera公司的cyclone系列的FPGA器件，能、高集成度相結(jié)合來(lái)完成。系統(tǒng)基于模塊化設(shè)計(jì)，采用自底向上的設(shè)計(jì)思路，以。生正弦波、方波、三角波和鋸齒波等任意波形的信號(hào)，最后通過(guò)EDA軟件仿真測(cè)試。

　　

【正文】 的波形。這樣若要 得到頻率為 F0（ F0為 20 的倍數(shù)）赫茲的波形，只要輸入頻率為 64 F0（ HZ）的計(jì)數(shù)脈沖即可。例如要得到 20HZ 的正弦波，計(jì)數(shù)脈沖頻率應(yīng)為 1280HZ；要得到頻率為 20KHZ 的正弦波，計(jì)數(shù)頻率應(yīng)為 。電路設(shè)計(jì)如圖 所示， 1280HZ 的方波信號(hào)作為鎖相環(huán)頻率合成器 4046 的基準(zhǔn)時(shí)鐘，并配以可編程計(jì)數(shù)器 8254 實(shí)現(xiàn)基準(zhǔn)時(shí)鐘頻率的 2～62500 倍頻，這樣就得到了地址計(jì)數(shù)器脈沖 f2。 圖 地址計(jì)數(shù)脈沖產(chǎn)生電路 23 幅度控制電路 波形的幅度控制 利用帶寬 1MHZ 的 DAC0832 控制 [23]，利用 DAC0832 內(nèi)部的分壓網(wǎng)絡(luò)，將經(jīng) DDS產(chǎn)生的波形作為 DAC0832 的基準(zhǔn)電壓，由單片機(jī)控制輸入的數(shù)字量，從而實(shí)現(xiàn)步進(jìn) 的幅度調(diào)整，幅值范圍 ～ 5V。如圖 所示。 圖 幅度控制電路 單片機(jī)外擴(kuò)展存儲(chǔ)器電路 采用外部存儲(chǔ)器 6264（ SRAM： 8KRAM）和 2817（ EEPROM： 2KROM），通過(guò)總線隔離的辦法實(shí)現(xiàn)， 電路如圖 所示。 24 圖 外擴(kuò)存儲(chǔ)器電路 濾波、緩沖輸出電路 D/A 輸出后，通過(guò)濾波電路、輸出緩沖電路，使信號(hào)平滑且具有負(fù)載能力。濾波采用二階巴特沃茲低通濾波器，其幅度函數(shù)是單調(diào)下降的，且 n 階巴特沃茲低通濾波器的前（ 2n1）階導(dǎo)數(shù)在 ω=0處為零，所以它又稱為最大平坦幅度濾波器 [24]。由于本設(shè)計(jì)要求濾波的分量主要為由 D/A 產(chǎn)生的高頻分量，和要保留的頻率（小于20KHZ）相差很遠(yuǎn)，所以濾波器在通帶內(nèi)的平坦程度比其衰減陡度更為重要。另外，巴特沃茲低通濾波器也不像其它濾波器對(duì)元件值要求那么苛刻，因?yàn)樵诮刂诡l率附近， 頻率響應(yīng)鈍化可能是這些濾波器在要求銳截止的地方不合要求。設(shè)計(jì)中主要是頻率為 ≤20KHZ的正弦波。 運(yùn)放選用寬帶運(yùn)放 LF351，電路設(shè)計(jì)如圖 。正弦波的輸出頻率小于，為保證 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲，綜合考慮取： R1=1KΩ， R2=1KΩ， C1=100pF,C=100pF。 圖 濾波、緩沖電路 鍵盤和顯示控制電路 采用通用鍵盤接口芯片 8279，通過(guò) 74LS373和 74LS377與單片機(jī)的 P0口 相連 ,控制 44 陣列鍵盤和 4個(gè)數(shù)碼管顯示的鍵盤顯示模塊 ,用掃描方式由 8279得到鍵盤碼，由中斷服務(wù)程序把數(shù)據(jù)送給單片機(jī)，以實(shí)現(xiàn)系統(tǒng)控制和顯示功能。此方案不用單片機(jī)掃描，占用資源少，電路 見附錄 1。用四個(gè) LED 進(jìn)行顯示，這種方案的缺點(diǎn) 25 是不能適時(shí)顯示，但也能滿足設(shè)計(jì)要求。 本方案采用單片機(jī)控制 , 由 4511 驅(qū)動(dòng) 4個(gè)共陰極數(shù)碼管 LED 進(jìn)行動(dòng)態(tài)顯示相位和頻率。 4 軟件設(shè)計(jì) 開發(fā)軟件及編程語(yǔ)言簡(jiǎn)介 Keil C51 是 Keil Software 公司出品的 51 系列兼容單片機(jī) C語(yǔ)言軟件開發(fā)系統(tǒng)，與匯編相比， C 語(yǔ)言在功能上、結(jié)構(gòu)性、可讀性、可維護(hù)性上有明顯的優(yōu)勢(shì)，因而易學(xué)易用。用過(guò)匯編語(yǔ)言后再使用 C來(lái)開發(fā)，體會(huì)更加深刻。 KeilC51 軟件提供豐富的庫(kù)函數(shù)和功能強(qiáng)大的集成開發(fā)調(diào)試工具，全 Windows 界面。另外重要的一點(diǎn)，只要看一下編譯后生成的匯編代碼，就能體會(huì)到 Keil C51 生成的目標(biāo)代碼，效率非常之高，多數(shù)語(yǔ)句生成的匯編代碼很緊湊，容易理解。在開發(fā)大型軟件時(shí)更能體現(xiàn)高級(jí)語(yǔ)言的 優(yōu)勢(shì)。 Keil C51 編譯器在遵循 ANSI 標(biāo)準(zhǔn)的同時(shí)，為 8051 微控制器系列特別設(shè)計(jì)。 語(yǔ)言上的擴(kuò)展能讓用戶使用應(yīng)用中的所有資源。 C51 編譯器可以實(shí)現(xiàn)對(duì) 8051 系列 所有資源的操作。 SFR 的存取由 sfr 和 sbit 兩個(gè)關(guān)鍵字來(lái)提供。 C51允許用戶使 用 C 語(yǔ)言編寫中斷服務(wù)程序，快速進(jìn)、出代碼和寄存器區(qū)的轉(zhuǎn)換功能使 C語(yǔ)言中 斷功能更加高效?？稍偃牍δ苁怯藐P(guān)鍵字來(lái)定義的。多任務(wù)，中斷或非中斷的代 碼要求必須具備可再入功能。 C51 提供了靈活高效的指針。通用指針用 3個(gè)字節(jié) 來(lái)存儲(chǔ)存儲(chǔ)器類型及目標(biāo)地址，可以在 8051 的 任意存儲(chǔ)區(qū)內(nèi)存取任何變量。特殊 指針在聲明的同時(shí)己指定了存儲(chǔ)器類型，指向某一特定的存儲(chǔ)區(qū)域。由于地址的 存儲(chǔ)只需 12字節(jié)，因此，指針存取非常迅速 。 軟件設(shè)計(jì)流程 由于使用了 8051 單片機(jī)及 FPGA 構(gòu)成的 DDS 系統(tǒng)，外圍電路變得異常簡(jiǎn)單，故整個(gè)波形發(fā)生器的主體任務(wù)落到了程序編寫上。 而 FPGA 的使用使單片機(jī)的程序大大簡(jiǎn)化。另外單片機(jī)之類的參考資料較多，在此僅對(duì)其主程序加以說(shuō)明。 整個(gè)控制系統(tǒng)的軟件設(shè)計(jì)方案如圖 ，而 DDS 系統(tǒng)及其與單片機(jī)的接口部分用 VHDL 語(yǔ)言寫。在設(shè)計(jì)過(guò)程中波形頻率隨 CPU 的頻 率而變化，單片機(jī)的實(shí)時(shí)時(shí)鐘經(jīng)過(guò) PLL倍頻電路產(chǎn)生系統(tǒng)時(shí)鐘頻率 (fc)， fc 再經(jīng)過(guò)分頻得到 CPU 時(shí)鐘頻率 (CPUCLK)可通過(guò)對(duì)P_SystemClock(寫 )(7013H)單元編程來(lái)控制，這就為我們?cè)O(shè)計(jì)提供了豐富的 CPU 時(shí)鐘選擇。默認(rèn)的 fc、 CPUCLK 分別為 和 fc/8。我們可以通過(guò)對(duì) 26 P_SystemClock 單元編程完成對(duì)系統(tǒng)時(shí)鐘和 CPU 時(shí)鐘頻率的定義，改變?cè)O(shè)置將可提供多種頻率選擇。在本設(shè)計(jì)中，波形編輯的第一步就是進(jìn)行 CPU頻率選擇，選擇最高頻和最低頻作為粗調(diào)，在用鍵盤和中斷進(jìn)行微調(diào)，以 便達(dá)到所需的頻率、相位及其幅值。單片機(jī)編程的總體流程圖如圖 所示。 圖 整體流程圖 5 系統(tǒng)仿真測(cè)試與分析 基本波形測(cè)試 周期性波形包括頻率和幅值可調(diào)的正弦波、方波、三角波及其線形組合波形。用示波器來(lái)測(cè)試波形的頻率和幅值，數(shù)據(jù)如表 511，表 512，表 513 所示。 表 511：波形頻率測(cè)試數(shù)據(jù)（ Vpp = 5V） 正弦波 方波 三角波 設(shè)定頻率值（ Hz） 實(shí)際頻率值（ Hz） 誤差 (%) 實(shí)際頻率值（ Hz） 誤差（ %） 實(shí)際頻率值 （ Hz） 誤差（ %） 50 48 4 50 0 50 0 100 97 3 100 0 98 2 500 496 490 2 500 0 27 1000 999 995 987 5000 4887 5006 4955 10000 9877 9950 9860 20200 18980 49800 48700 100000 97000 3 98000 2 97588 500000 478347 500400 471005 表 712：波形幅值測(cè)試數(shù)據(jù)（ f = 1KHz，正弦波，空載） 設(shè)定幅值（ V） 實(shí)際幅值（ V） 誤差（ %） 0 0 0 0 4 1 1 4 2 表 713：波形穩(wěn)幅測(cè)試數(shù)據(jù) ( f = 1KHz，正弦波，負(fù)載電阻 R=90Ω ) 設(shè)定幅值（ V） 實(shí)際幅值（ V） 誤差（ %） 0 4 2 1 1 28 波形 圖仿真 測(cè)試 29 30 結(jié)論 本論文完成了一種基于 FPGA的任意波形發(fā)生器 (AWG)的電路設(shè)計(jì)，完成了實(shí)驗(yàn)樣機(jī)的制作及測(cè)試，輸出波形穩(wěn)定?？奢敵鲱l率范圍 20 Hz～ 20KHz的正弦波、三角波、鋸齒波、方波，頻率穩(wěn)定度依賴于所選用的晶振。本設(shè)計(jì)選用了一款性價(jià)比很高的ALTERA公司的 CYCLONE系列 FPGA芯片 EPIC3T144C8。此芯片有 LE約 3000個(gè)，片內(nèi) RAM有 52Kbits。本設(shè)計(jì)用 FPGA非常方便的實(shí)現(xiàn)了 DDS系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場(chǎng)編程進(jìn)行電路的修改。設(shè)計(jì)周期短、開發(fā)費(fèi)用低、風(fēng)險(xiǎn)小。通過(guò)通信接口下載任意波形數(shù)據(jù)實(shí)現(xiàn)波形數(shù)據(jù)更新，就可以產(chǎn)生所需波形輸出，具有相當(dāng)大的靈活性。因此，本設(shè)計(jì)具有較高的性價(jià)比。該任意波形發(fā)生器經(jīng)過(guò)硬件電路設(shè)計(jì)及軟件仿真調(diào)試后，及進(jìn)行了實(shí)際電路安裝調(diào)試，經(jīng)測(cè)試運(yùn)行可靠，性能穩(wěn)定。 31 致謝 能夠順利完成本論文的研究工作要感謝很多老師和同學(xué)的幫助和指導(dǎo)。 首先我要感謝我的 導(dǎo)師焦素敏副教授。課題研究和畢業(yè)論文的全部工作都是在導(dǎo)師焦素敏副教授的精心指導(dǎo)下完成的。在畢業(yè)設(shè)計(jì)乃至整個(gè)本科學(xué)習(xí)期間，焦老師不僅傳授給我科學(xué)的研究方法以及扎實(shí)的專業(yè)技能，而且更為重要的是她嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和認(rèn)真的學(xué)術(shù)態(tài)度將使我終身受益，在此請(qǐng)?jiān)试S我向她致以最誠(chéng)摯的謝意。同時(shí) ,還要向在專業(yè)學(xué)習(xí)和課題研究過(guò)程中，給與我很大幫助指導(dǎo)的老師和同學(xué)們表示深深的感謝，特別是張慶輝老師和金廣鋒老師。最后，向論文評(píng)審專家、學(xué)院的所有老師表示真誠(chéng)的感謝，謝謝大家。 由于本人學(xué)識(shí)有限，加之時(shí)間倉(cāng)促，文中不免有錯(cuò)誤和待改進(jìn)之處， 真誠(chéng)歡迎各位 老師 、同學(xué)提供寶貴的意見。 32 參考文獻(xiàn) [1] 潘松，王國(guó)棟 . VHDL實(shí)用教程 . 北京：電子科技大學(xué)出版社， 2020 [2] 林明權(quán)等 . VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例 . 北京：電子工業(yè)出版社， 2020 [3] 焦素敏 . EDA應(yīng)用技術(shù) . 北京：清華大學(xué)出版社， 2020 [4] 譚會(huì)生 . EDA 技術(shù)基礎(chǔ) . 湖南：湖南大學(xué)出版社， 2020 [5] 趙剛 . EDA 技術(shù)簡(jiǎn)明教程 . 四川：四川大學(xué)出版社， 2020 [6] 黃智偉 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 . 北京：電子工業(yè)出版社， 2020 [7] 北京理工大學(xué) ASIC 研究所 . VHDL 語(yǔ)言 100 例詳解 . 北京：清華大學(xué)出版社， [8] （美）沃爾夫（ Wolf,W.） .基于 FPGA 的系統(tǒng)設(shè)計(jì) . 北京：機(jī)械工業(yè)出版社， 2020 [9] 潘松，黃計(jì)業(yè) . EDA 技術(shù)實(shí)用教程 [m]. 北京：科學(xué)出版社， 2020 [10] 黃智偉主編 ， 王彥 ， 陳文光 ， 朱衛(wèi)華編著 .全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽訓(xùn)練教程 [M]. 北京 :電子工業(yè)出版社， 2020 [11] 付慧生 . 復(fù)雜可編程邏輯器件與應(yīng)用設(shè)計(jì) . 江蘇：中國(guó)礦業(yè)大學(xué) 出版社， [12] 譚會(huì)生，瞿遂春 . EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 . 西安：西安電子科技大學(xué)出版社， 2020111 [14] 姜立東 . VHDL 語(yǔ)言程序設(shè)計(jì)及應(yīng)用 . 北京：北京郵電大學(xué)出版社 ， [15] 焦素敏 . EDA 課程設(shè)計(jì)指導(dǎo)書 . 河南工業(yè)大學(xué)膠印 ， 2020 [16] 籍順心等編著 . 單片機(jī)的 C語(yǔ)言應(yīng)用程序設(shè)計(jì) . 北京 ： 北京航空航天大學(xué)出版社， 1999 [17] 唐德洲 ， 邱寄帆 . 數(shù)字電子技術(shù)應(yīng)用 2020 年，第 4 期： 12～ 15 [18] 王遠(yuǎn) . 模擬電子技術(shù) . 機(jī)械工業(yè)出 版社， 1994， 9～ 10 [19] 謝沅清，解月珍 . 電子電路基礎(chǔ) . 人民郵電出版社 ,1999， 18~30 [20] 高澤溪，高成 . 直接數(shù)字頻率合成器 (DDS)及其性能分析 . 北京航空航天大學(xué)學(xué)報(bào) ,1998 [21] 萬(wàn)天才 . 頻率合成技術(shù)與發(fā)展 . 電子產(chǎn)品世界 ,1999 [22] Stephen Brown, Zvonko of Digital Logic with Verilog Design(2nd Edition).New York:McGrawHill,2020,5. [23] MingBo Lin. Digital System Designs and Practices: Using Verilog HDL and York:McGrawHill,2020,8. 33 附錄 1 程序 附錄 2 原理圖