【正文】 仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入，RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字三角波數(shù)據(jù)。仿真如圖48所示。圖48 三角波信號(hào)仿真 鋸齒波數(shù)據(jù)產(chǎn)生模塊產(chǎn)生框圖如圖49所示：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號(hào)，DOUT為產(chǎn)生的波型數(shù)據(jù)信號(hào)。圖49 鋸齒波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖鋸齒波信號(hào)仿真：由于鋸齒波信號(hào)與三角波信號(hào)仿真前面的數(shù)據(jù)相同，所以下面仿真截圖為仿真后面的數(shù)據(jù)。由于幅度和頻率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入，RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字鋸齒波數(shù)據(jù)。仿真如圖410所示。圖410 鋸齒波信號(hào)仿真5 硬件電路設(shè)計(jì) FPGA部分本設(shè)計(jì)使用的FPGA芯片為EPF10K50ETI1442芯片芯片，其典型邏輯門數(shù)（包括邏輯門和RAM）為50000門，最大可用系統(tǒng)門數(shù)為116000門，邏輯單元（Logic elements）為2880個(gè)，邏輯陣列模塊（Logic array blocks）為360個(gè)，嵌入式陣列模塊（Embedded array blocks）為10個(gè)，RAM總?cè)萘繛?0480字節(jié)，用戶可用的I/O引腳最多為310個(gè)。芯片的工作電壓為+5V。通常情況下在硬件調(diào)試的過(guò)程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對(duì)FPGA進(jìn)行配置。配置芯片在每次系統(tǒng)上電以后自動(dòng)將配置文件加載到FPGA中形成電路。 顯示單元電路液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn),在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。 這里介紹的字符型液晶模塊是一種用5x7點(diǎn)陣圖形來(lái)顯示字符的液晶顯示器,根據(jù)顯示的容量可以分為1行16個(gè)字、2行16個(gè)字、2行20個(gè)字等等,這里以常用的2行16個(gè)字的162液晶模塊來(lái)介紹它的編程方法。 162液晶模塊引腳介紹162采用標(biāo)準(zhǔn)的14腳接口,其中:第1腳：VSS為地電源第2腳：VDD接5V正電源第3腳：V0為液晶顯示器對(duì)比度調(diào)整端,接正電源時(shí)對(duì)比度最弱,接地電源時(shí)對(duì)比度最高,對(duì)比度過(guò)高時(shí)會(huì)產(chǎn)生“鬼影”,使用時(shí)可以通過(guò)一個(gè)10K的電位器調(diào)整對(duì)比度第4腳：RS為寄存器選擇,高電平時(shí)選擇數(shù)據(jù)寄存器、低電平時(shí)選擇指令寄存器。第5腳：RW為讀寫信號(hào)線,高電平時(shí)進(jìn)行讀操作,低電平時(shí)進(jìn)行寫操作。當(dāng)RS和RW共同為低電平時(shí)可以寫入指令或者顯示地址,當(dāng)RS為低電平RW為高電平時(shí)可以讀忙信號(hào),當(dāng)RS為高電平RW為低電平時(shí)可以寫入數(shù)據(jù)。第6腳：E端為使能端,當(dāng)E端由高電平跳變成低電平時(shí),液晶模塊執(zhí)行命令。第7～14腳：D0～D7為8位雙向數(shù)據(jù)線。 第15～16腳：空腳162液晶模塊內(nèi)部的字符發(fā)生存儲(chǔ)器（CGROM)已經(jīng)存儲(chǔ)了160個(gè)不同的點(diǎn)陣字符圖形,如表1所示,這些字符有：阿拉伯?dāng)?shù)字、英文字母的大小寫、常用的符號(hào)、和日文假名等,每一個(gè)字符都有一個(gè)固定的代碼,比如大寫的英文字母“A”的代碼是01000001B（41H）,顯示時(shí)模塊把地址41H中的點(diǎn)陣字符圖形顯示出來(lái),我們就能看到字母“A”。 162液晶模塊指令162液晶模塊內(nèi)部的控制器共有11條控制指令,如下所示,它的讀寫操作、屏幕和光標(biāo)的操作都是通過(guò)指令編程來(lái)實(shí)現(xiàn)的。（說(shuō)明：1為高電平、0為低電平） 指令1：清顯示,指令碼01H,光標(biāo)復(fù)位到地址00H位置；指令2：光標(biāo)復(fù)位,光標(biāo)返回到地址00H；指令3：光標(biāo)和顯示模式設(shè)置 I/D：光標(biāo)移動(dòng)方向,高電平右移,低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效,低電平則無(wú)效；指令4：顯示開(kāi)關(guān)控制。 D：控制整體顯示的開(kāi)與關(guān),高電平表示開(kāi)顯示,低電平表示關(guān)顯示 C：控制光標(biāo)的開(kāi)與關(guān),高電平表示有光標(biāo),低電平表示無(wú)光標(biāo) B：控制光標(biāo)是否閃爍,高電平閃爍,低電平不閃爍；指令5：光標(biāo)或顯示移位 S/C：高電平時(shí)移動(dòng)顯示的文字,低電平時(shí)移動(dòng)光標(biāo)；指令6：功能設(shè)置命令 DL：高電平時(shí)為4位總線,低電平時(shí)為8位總線 N：低電平時(shí)為單行顯示,高電平時(shí)雙行顯示 F: 低電平時(shí)顯示5x7的點(diǎn)陣字符,高電平時(shí)顯示5x10的點(diǎn)陣字符；指令7：字符發(fā)生器RAM地址設(shè)置；指令8：DDRAM地址設(shè)置；指令9：讀忙信號(hào)和光標(biāo)地址 BF：為忙標(biāo)志位,高電平表示忙,此時(shí)模塊不能接收命令或者數(shù)據(jù),如果為低電平表示不忙；指令10：寫數(shù)據(jù)；指令11：讀數(shù)據(jù)。圖51 顯示電路 數(shù)模轉(zhuǎn)換電路與信號(hào)幅度調(diào)節(jié)電路的設(shè)計(jì) 從ROM中讀出的波形幅度值，最終要經(jīng)過(guò)D/A轉(zhuǎn)換成相應(yīng)的模擬波形，然后再通過(guò)低通濾波器輸出。理想的DAC是一個(gè)采樣保持系統(tǒng)，一個(gè)數(shù)碼被轉(zhuǎn)換為一個(gè)模擬值并在整個(gè)采樣周期內(nèi)保持其值，在輸出瞬間從一個(gè)模擬值變化到另一個(gè)模擬值。然而DAC并不是理想的，它的輸出具有有限的轉(zhuǎn)換時(shí)間，存在相關(guān)碼突變，這是一個(gè)短暫的輸出誤差，其幅度和寬度是輸入編碼的變化函數(shù)。本課題使用的DAC器件是AD公司的9713B 100MSPS高速芯片，它有以下幾個(gè)優(yōu)點(diǎn):速度快(100M的轉(zhuǎn)換速率)、精度高(12位分辨率〕、轉(zhuǎn)換噪聲低(SFDR 1MHz：70dbc)、功耗低；ECL/TTL電平兼容。在數(shù)據(jù)輸入時(shí)序上，其鎖存信號(hào)是低電平有效，即在鎖存信號(hào)LATCH=0時(shí)，輸入通道是透明的。鎖存信一號(hào)與輸入數(shù)據(jù)應(yīng)符合一定的時(shí)序關(guān)系才能被正確鎖存。 幅度調(diào)節(jié)電路是利用兩個(gè)雙極性的放大器AD708，AD9617和AD9713組成電路來(lái)調(diào)節(jié)D/A輸出波形的幅度。電路如圖所示，這是一個(gè)電流反饋的高速放大電路。它把DAC輸出的電流轉(zhuǎn)化成電壓，通過(guò)反饋電阻RFB的DAC電流決定9617輸出的幅度。RL和RFF起分流作用，限制用于I/V轉(zhuǎn)換的電流，同時(shí)在9617內(nèi)部提供一個(gè)輸出電壓幅度。通過(guò)R2的電流給9617輸出端提供一個(gè)直流偏置，調(diào)節(jié)Rl的阻值可以調(diào)移偏置電流的大小。 圖52 AD9713芯片連接示意圖 濾波電路濾波電路采用二階巴特沃茲低通濾波，截止頻率f=1/2π = ,200k內(nèi)波形幅度平緩，可以滿足電路的需要。其電路如圖5—4。圖53 二階有源濾波電路 頻率和波形轉(zhuǎn)換電路頻率和幅值調(diào)節(jié)和波形轉(zhuǎn)換電路如圖54所示。八個(gè)按鍵一端接1KΩ排阻（上拉電阻）后接VCC，一端接FPGA控制信號(hào)引腳輸入端，按鍵有八個(gè)，分別為復(fù)位鍵SW1，控制波形轉(zhuǎn)換鍵SW2，控制幅度步減鍵SW3，控制幅度步進(jìn)鍵SW4，控制頻率步進(jìn)鍵SW5，控制頻率步減鍵SW6，控制幅值步進(jìn)鍵SW7，控制幅值步進(jìn)鍵SW8。 圖54 調(diào)節(jié)電路 系統(tǒng)時(shí)鐘電路根據(jù)耐全斯特采樣定理要得到輸出頻率為20MHz的信號(hào)，其所輸入的信號(hào)時(shí)鐘頻率必須達(dá)50M Hz以上。采樣頻率越高，輸出波形的平坦度越好，同時(shí)波形的的采樣點(diǎn)數(shù)也越多，那么獲得的波形質(zhì)量也就越好。系統(tǒng)即FPGA運(yùn)行時(shí)所需的時(shí)鐘，采用50MHZ的有源晶振產(chǎn)生，其電路圖如圖55所示。其中C5為高頻旁路電容，以濾除不良的高檔次諧波，對(duì)時(shí)鐘波形進(jìn)行整形，CLK1為輸入時(shí)鐘信號(hào)源。圖55 系統(tǒng)時(shí)鐘電路結(jié)論本設(shè)計(jì)是基于FPGA的DDS信號(hào)發(fā)生器。通過(guò)方案論證，采用直接數(shù)字頻率合成技術(shù)，經(jīng)過(guò)硬件電路設(shè)計(jì)和軟件設(shè)計(jì)，將DDS技術(shù)與FPGA的項(xiàng)結(jié)合，輸出正弦波、三角波、方波和鋸齒波。實(shí)現(xiàn)了波形的平滑、無(wú)毛刺，具有較高的頻率分辨率，可實(shí)現(xiàn)快速的頻率切換，并且在改變時(shí)能夠保持相位的連續(xù)、很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。用FPGA實(shí)現(xiàn)DDS調(diào)頻信號(hào)電路較專用DDS芯片更為靈活，只要改變FPGA中的數(shù)據(jù)和控制參數(shù)就可以了就能實(shí)現(xiàn)任意波形的輸出。本設(shè)計(jì)通過(guò)EDA、數(shù)電以及模電幾方面知識(shí)的結(jié)合，采用頻率合成技術(shù)實(shí)現(xiàn)了DDS信號(hào)發(fā)生器應(yīng)具備的各個(gè)環(huán)節(jié)。在整個(gè)設(shè)計(jì)和制作的過(guò)程中，我遇到了各種難題,通過(guò)查閱資料,問(wèn)題一步步地得到了解決,同時(shí)我也深刻體會(huì)到了所學(xué)理論知識(shí)的重要性,以及理論知識(shí)與實(shí)際操作相結(jié)合的重要性。參考文獻(xiàn)[1][M].徐州：中國(guó)礦業(yè)大學(xué)出版社，2007.[2][M].北京：人名郵電出版社，2010.[3][M].北京：高等教育出版社，2009.[4][M].北京：高等教育出版社，2000.[5][J].大連：大連民族學(xué)院學(xué)報(bào),2004.[6][M].西安：西安電子科技大學(xué)出版社，2008.[7][M].北京：人民郵電出版社，2009.[8][M].北京：北京航空航天大學(xué)出版社，2008.[9][M].北京：人民郵電出版社，2009.[10]，D/A轉(zhuǎn)換器接口技術(shù)與實(shí)用線路[M].西安： 西安電子科技大學(xué)出版社，1996.[11][M].西安：西安電子科技大學(xué)出版社，2009.致謝在作此次畢業(yè)設(shè)計(jì)的過(guò)程中，本人得到了郭老師的精心指導(dǎo)，正是因?yàn)槔蠋煵粩嗟奶峁┐罅康馁Y料來(lái)源，不僅為我設(shè)計(jì)出利用FPGA實(shí)現(xiàn)DDS的信號(hào)發(fā)生器，而且使我學(xué)會(huì)了從大量的資料中選擇出自己需要的東西。在此感謝老師和同學(xué)們的幫助，感謝培養(yǎng)我四年