【正文】 982 年。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：(1) VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式, 也支持自底向上的設(shè)計(jì)方法。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在: 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊, 將這些模塊存放在庫(kù)中,就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 MaxplusII作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。 本次設(shè)計(jì)的軟件部分主要運(yùn)用Altera公司的QuartusⅡ軟件平臺(tái)，其開發(fā)流程基本分成2個(gè)步驟：Ⅱ軟件的設(shè)計(jì)文件可以來(lái)自QuartusⅡⅡ強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。消息處理器可以自動(dòng)定位編譯過(guò)程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以優(yōu)化設(shè)計(jì)文件。分頻器FPGA部分系 統(tǒng) 控 制 器時(shí)鐘控制字復(fù)位波形頻率正弦波三角波方波 鋸齒波波形D\A轉(zhuǎn)換與幅度調(diào)節(jié)濾波輸出圖32 FPGA信號(hào)發(fā)生器系統(tǒng)組成 設(shè)計(jì)原理及要求在本設(shè)計(jì)中,利用FPGA，采用EDA(Electronic Design Automation)中自頂向下(toptodown)的設(shè)計(jì)方法，選用基于相位累加器的直接數(shù)字合成的DDS技術(shù)來(lái)完成數(shù)字信號(hào)發(fā)生器各功能模塊的設(shè)計(jì)。另外采用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)整個(gè)DDS電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同F(xiàn)PGA器件之間實(shí)現(xiàn)移植。其中,波形數(shù)據(jù)運(yùn)用VHDL語(yǔ)言編寫。小的累加器可以利用FLEX器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。該電路通常采用ROM結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過(guò)取它的若干位作為ROM的地址輸入，而后通過(guò)查表和運(yùn)算，ROM就能輸出所需波形的量化數(shù)據(jù)。本設(shè)計(jì)中正弦波，考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于x=π直線成奇對(duì)稱，基于此可以將ROM表減至原來(lái)的1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn)（π/2，0）成偶對(duì)稱，進(jìn)一步將ROM表減至最初的1/4，因此通過(guò)一個(gè)正弦碼表的前1/4周期就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近3/4的資源。 圖42 相位累加器仿真 設(shè)計(jì)中整個(gè)DDS正弦信號(hào)發(fā)生系統(tǒng)仿真結(jié)果如圖43所示。產(chǎn)生框圖如圖：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DATA為產(chǎn)生的波型數(shù)據(jù)信號(hào)。圖45 正弦波信號(hào)仿真 方波數(shù)據(jù)產(chǎn)生模塊產(chǎn)生框圖如圖45所示：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號(hào)，DOUT為產(chǎn)生的波型數(shù)據(jù)信號(hào)。圖47 三角波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖三角波信號(hào)仿真：因?yàn)榉群皖l率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入，RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字三角波數(shù)據(jù)。由于幅度和頻率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入，RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字鋸齒波數(shù)據(jù)。通常情況下在硬件調(diào)試的過(guò)程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對(duì)FPGA進(jìn)行配置。 162液晶模塊引腳介紹162采用標(biāo)準(zhǔn)的14腳接口,其中:第1腳：VSS為地電源第2腳：VDD接5V正電源第3腳：V0為液晶顯示器對(duì)比度調(diào)整端,接正電源時(shí)對(duì)比度最弱,接地電源時(shí)對(duì)比度最高,對(duì)比度過(guò)高時(shí)會(huì)產(chǎn)生“鬼影”,使用時(shí)可以通過(guò)一個(gè)10K的電位器調(diào)整對(duì)比度第4腳：RS為寄存器選擇,高電平時(shí)選擇數(shù)據(jù)寄存器、低電平時(shí)選擇指令寄存器。第7～14腳：D0～D7為8位雙向數(shù)據(jù)線。高電平表示有效,低電平則無(wú)效；指令4：顯示開關(guān)控制。然而DAC并不是理想的，它的輸出具有有限的轉(zhuǎn)換時(shí)間，存在相關(guān)碼突變，這是一個(gè)短暫的輸出誤差，其幅度和寬度是輸入編碼的變化函數(shù)。 幅度調(diào)節(jié)電路是利用兩個(gè)雙極性的放大器AD708，AD9617和AD9713組成電路來(lái)調(diào)節(jié)D/A輸出波形的幅度。通過(guò)R2的電流給9617輸出端提供一個(gè)直流偏置，調(diào)節(jié)Rl的阻值可以調(diào)移偏置電流的大小。八個(gè)按鍵一端接1KΩ排阻（上拉電阻）后接VCC，一端接FPGA控制信號(hào)引腳輸入端，按鍵有八個(gè)，分別為復(fù)位鍵SW1，控制波形轉(zhuǎn)換鍵SW2，控制幅度步減鍵SW3，控制幅度步進(jìn)鍵SW4，控制頻率步進(jìn)鍵SW5，控制頻率步減鍵SW6，控制幅值步進(jìn)鍵SW7，控制幅值步進(jìn)鍵SW8。其中C5為高頻旁路電容，以濾除不良的高檔次諧波，對(duì)時(shí)鐘波形進(jìn)行整形，CLK1為輸入時(shí)鐘信號(hào)源。用FPGA實(shí)現(xiàn)DDS調(diào)頻信號(hào)電路較專用DDS芯片更為靈活，只要改變FPGA中的數(shù)據(jù)和控制參數(shù)就可以了就能實(shí)現(xiàn)任意波形的輸出。在此感謝老師和同學(xué)們的幫助，感謝培養(yǎng)我四年的學(xué)校。在整個(gè)設(shè)計(jì)和制作的過(guò)程中，我遇到了各種難題,通過(guò)查閱資料,問(wèn)題一步步地得到了解決,同時(shí)我也深刻體會(huì)到了所學(xué)理論知識(shí)的重要性,以及理論知識(shí)與實(shí)際操作相結(jié)合的重要性。通過(guò)方案論證，采用直接數(shù)字頻率合成技術(shù)，經(jīng)過(guò)硬件電路設(shè)計(jì)和軟件設(shè)計(jì)，將DDS技術(shù)與FPGA的項(xiàng)結(jié)合，輸出正弦波、三角波、方波和鋸齒波。采樣頻率越高，輸出波形的平坦度越好，同時(shí)波形的的采樣點(diǎn)數(shù)也越多，那么獲得的波形質(zhì)量也就越好。其電路如圖5—4。它把DAC輸出的電流轉(zhuǎn)化成電壓，通過(guò)反饋電阻RFB的DAC電流決定9617輸出的幅度。在數(shù)據(jù)輸入時(shí)序上，其鎖存信號(hào)是低電平有效，即在鎖存信號(hào)LATCH=0時(shí)，輸入通道是透明的。圖51 顯示電路 數(shù)模轉(zhuǎn)換電路與信號(hào)幅度調(diào)節(jié)電路的設(shè)計(jì) 從ROM中讀出的波形幅度值，最終要經(jīng)過(guò)D/A轉(zhuǎn)換成相應(yīng)的模擬波形，然后再通過(guò)低通濾波器輸出。 162液晶模塊指令162液晶模塊內(nèi)部的控制器共有11條控制指令,如下所示,它的讀寫操作、屏幕和光標(biāo)的操作都是通過(guò)指令編程來(lái)實(shí)現(xiàn)的。當(dāng)RS和RW共同為低電平時(shí)可以寫入指令或者顯示地址,當(dāng)RS為低電平RW為高電平時(shí)可以讀忙信號(hào),當(dāng)RS為高電平RW為低電平時(shí)可以寫入數(shù)據(jù)。 顯示單元電路液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn),在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。圖410 鋸齒波信號(hào)仿真5 硬件電路設(shè)計(jì) FPGA部分本設(shè)計(jì)使用的FPGA芯片為EPF10K50ETI1442芯片芯片，其典型邏輯門數(shù)（包括邏輯門和RAM）為50000門，最大可用系統(tǒng)門數(shù)為116000門，邏輯單元（Logic elements）為2880個(gè)，邏輯陣列模塊（Logic array blocks）為360個(gè)，嵌入式陣列模塊（Embedded array blocks）為10個(gè)，RAM總?cè)萘繛?0480字節(jié)，用戶可用的I/O引腳最多為310個(gè)。圖48 三角波信號(hào)仿真 鋸齒波數(shù)據(jù)產(chǎn)生模塊產(chǎn)生框圖如圖49所示：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號(hào)，DOUT為產(chǎn)生的波型數(shù)據(jù)信號(hào)。仿真如圖46所示。 圖44 正弦波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖 正弦波信號(hào)仿真：因?yàn)榉群皖l率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入，RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字正弦波數(shù)據(jù)。 圖43 DDS正弦信號(hào)輸出ROM表仿真圖 波形數(shù)據(jù)產(chǎn)生模塊 正弦波數(shù)據(jù)產(chǎn)生模塊正弦波產(chǎn)生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從64個(gè)已寫好的正弦數(shù)據(jù)中取值，然后這些數(shù)據(jù)直按送入D/A就能得到所需正弦波信號(hào)。 圖41 DDS頂層模塊 本設(shè)計(jì)中的相位累加器模塊的仿真圖如圖42所示。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來(lái)減少EAB的開銷。作為是DDS核心的相位累加器，有一個(gè)N位字長(zhǎng)的二進(jìn)制加法器和一個(gè)有時(shí)鐘取樣的Ｎ位寄存器組成，作用是最頻率控制字進(jìn)行線性累加。程序下載到FPGA上實(shí)現(xiàn),經(jīng)過(guò)D/A輸出波形。本研究的重點(diǎn)就是用VHDL來(lái)實(shí)現(xiàn)DDS的功能,能夠達(dá)到高精度的輸出,同時(shí)標(biāo)準(zhǔn)波形數(shù)據(jù)生成存放在ROM中,可以簡(jiǎn)化運(yùn)算過(guò)程