【正文】 ,提高運(yùn)算速度,加快反應(yīng)時(shí)間。FPGA設(shè)計(jì)的DDS系統(tǒng)主要由相位累加器及相位/幅度轉(zhuǎn)換電路組成。 基于FPGA的DDS信號(hào)發(fā)生器的系統(tǒng)組成該信號(hào)發(fā)生器系統(tǒng)主要由輸入部分、FPGA部分、D/A轉(zhuǎn)換部分、頻率和波形轉(zhuǎn)換部分組成。如此眾多的設(shè)計(jì)方法幫助設(shè)計(jì)者輕松地完成設(shè)計(jì)輸入。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。Altera在Quartus II 中包含了許多諸如SignalTapII、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 QuartusⅡ簡(jiǎn)介Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VerilonHDL、VHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。VHDL 語(yǔ)言采用基于庫(kù)(library)的設(shè)計(jì)方法。采用VHDL語(yǔ)言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。(2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力。同時(shí), 它還具有多層次的電路設(shè)計(jì)描述功能。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。（6）內(nèi)嵌專用硬核。布線資源連通FPGA內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。（3）嵌入式塊RAM。FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。 圖31 FPGA設(shè)計(jì)流程圖 隨著可編程邏輯器件 FPGA 的迅速發(fā)展,基于 FPGA 控制的DDS信號(hào)發(fā)生器使得電路設(shè)計(jì)更加簡(jiǎn)單 ,而且通過(guò)預(yù)留的端口可輕松進(jìn)行二次開(kāi)發(fā)。不同廠家對(duì)可編程邏輯器件的叫法也不盡相同。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。這些擴(kuò)展函數(shù)主要是關(guān)于數(shù)據(jù)采集、GPIB和串行儀器控制，以及數(shù)據(jù)分析、數(shù)據(jù)顯示和數(shù)據(jù)存儲(chǔ)。已有研究在對(duì)DDS輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。如通過(guò)增長(zhǎng)波形ROM的長(zhǎng)度也減小相位截?cái)嗾`差。但DDS也有比較明顯的缺點(diǎn):(l)輸出信號(hào)的雜散比較大。(4) 可以輸出寬帶正交信號(hào)?？梢?jiàn)，DDS基于累加器相位控制方式給它帶來(lái)了微步進(jìn)的優(yōu)勢(shì)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。相位累加器利用Nbit二進(jìn)制加法器的模溢出特性來(lái)模擬理想正弦波的相位周期。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。每來(lái)一個(gè)時(shí)鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。波形ROM示意圖如圖2一3所示。相位累加器一波形ROM一D/A轉(zhuǎn)換器一低通濾波器 圖21 DDS結(jié)構(gòu)原理圖圖2l中相位累加器結(jié)構(gòu)如圖22所示。:指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時(shí)間。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號(hào)。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來(lái)越好，使用越來(lái)越方便，是目前應(yīng)用最廣泛的頻率合成器之一。完成直接數(shù)字頻率合成的辦法，或者是用計(jì)算機(jī)求解一個(gè)數(shù)字遞推關(guān)系式。 直接數(shù)字頻率合成即DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路(PLL)技術(shù)對(duì)頻率進(jìn)行四則運(yùn)算，產(chǎn)生所需頻率。此外寄生輸出大這是由于帶通濾波器無(wú)法將混頻器產(chǎn)生的無(wú)用頻率分量濾盡。早期的頻率合成方法稱為直接頻率合成。所謂的頻率合成就是將一個(gè)高精度和高穩(wěn)定度的標(biāo)準(zhǔn)參考頻率，經(jīng)過(guò)混頻、倍頻與分頻等對(duì)它進(jìn)行加、減、乘、除的四則運(yùn)算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。這就是說(shuō)，在傳統(tǒng)上使用軟件語(yǔ)言的地方，VHDL語(yǔ)言作為一種新的實(shí)現(xiàn)方式會(huì)應(yīng)用得越來(lái)越廣泛。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。它的影響毫不亞于20世紀(jì)70年代單片機(jī)的發(fā)明和使用。其目的在于讓設(shè)計(jì)者能掌握DDS的原理及其設(shè)計(jì)思路，具體的了解EDA技術(shù)流程，熟悉硬件描述語(yǔ)言設(shè)計(jì)功能電路，并最終檢驗(yàn)設(shè)計(jì)的設(shè)計(jì)能力。如圖12為其工作框圖。 DDS(direct digital synthesizer)是在一組存儲(chǔ)器單元中按照信號(hào)波形數(shù)據(jù)點(diǎn)的輸出次序存儲(chǔ)了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復(fù)始地將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號(hào)。 圖11可變時(shí)鐘計(jì)時(shí)器尋址波形發(fā)生器 計(jì)數(shù)器實(shí)際上是一個(gè)地址發(fā)生器，計(jì)數(shù)器的觸發(fā)時(shí)鐘脈沖由一個(gè)頻率可以控制的頻率發(fā)生器產(chǎn)生，通過(guò)改變頻率發(fā)生器的頻率設(shè)置值，實(shí)現(xiàn)調(diào)整計(jì)數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。但也存在一些問(wèn)題，如波形輸出期間，微處理器因?yàn)槭チ丝偩€控制權(quán)，無(wú)法進(jìn)行其他操作。波形數(shù)據(jù)輸出依靠指令的執(zhí)行來(lái)完成，當(dāng)需要同時(shí)輸出多個(gè)信號(hào)時(shí)，相鄰信號(hào)通道的輸出存在時(shí)間差。 波形發(fā)生器的幾種實(shí)現(xiàn)方式 任意波形發(fā)生器得實(shí)現(xiàn)方案主要有程序控制輸出、DMA輸出、可變時(shí)鐘計(jì)數(shù)器尋址和直接數(shù)字頻率合成等多種方式。 ，臺(tái)式儀器在走了一段下坡路之后，又重新繁榮起來(lái)。 。波形發(fā)生器通常允許用一系列的點(diǎn)、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲(chǔ)器。不久以后，Analogic公司推出了型號(hào)為Data一2020的多波形合成器，Lecroy公司生產(chǎn)的型號(hào)為9100的任意波形發(fā)生器等。 在70年代后，微處理器的出現(xiàn)，可以利用處理器、戶了D和D/A，硬件和軟件使波形發(fā)生器的功能擴(kuò)大，產(chǎn)生更加復(fù)雜的波形。在70年代前，信號(hào)發(fā)生器主要有兩類(lèi):正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類(lèi)之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標(biāo)準(zhǔn)波形，產(chǎn)生其它波形時(shí)，需要采用較復(fù)雜的電路和機(jī)電結(jié)合的方法。 因此傳統(tǒng)的信號(hào)發(fā)生器己經(jīng)越來(lái)越不能滿足現(xiàn)代電子測(cè)量的需要，正逐步退出歷史舞臺(tái)。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測(cè)量工作對(duì)波形發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時(shí)輸出波形相位連續(xù)等。信號(hào)發(fā)生器是實(shí)驗(yàn)室的常用儀器之一，設(shè)計(jì)信號(hào)發(fā)生器具有實(shí)際應(yīng)用的意義。1 緒論 引言 任意波形發(fā)生器己成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向。 背景與意義隨著科技的不斷發(fā)展，電子技術(shù)獲得了飛速的發(fā)展，有力的推動(dòng)了生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，電子行業(yè)也經(jīng)歷著日新月異的變化。波形發(fā)生器廣泛應(yīng)用于通信、雷達(dá)、測(cè)控、電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測(cè)量工作提供符合嚴(yán)格技術(shù)要求的電信號(hào)設(shè)備，和示波器、電壓表、頻率計(jì)等儀器一樣是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測(cè)量都要用到波形發(fā)生器。這種信號(hào)發(fā)生器雖然具有輸出信號(hào)頻率范圍寬，結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)，但輸出波形單一，不能產(chǎn)生任意波形，且頻率穩(wěn)定度和準(zhǔn)確度較差，頻率準(zhǔn)確度低。函數(shù)波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)、及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。二是脈沖的占空比不可調(diào)節(jié)。HP877OA實(shí)際上也只能產(chǎn)生8中波形，而且價(jià)格昂貴。波形發(fā)生器軟件的開(kāi)發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。目前可以利用可視化編程語(yǔ)言(如Visual Basic，Visual C等等)編寫(xiě)任意波形發(fā)生器的軟面板，這樣允許從計(jì)算機(jī)顯示屏上輸入任意波形，來(lái)實(shí)現(xiàn)波形的輸入。在民用方面，VXI模塊遠(yuǎn)遠(yuǎn)不如臺(tái)式儀器更為方便。而且外形尺寸與價(jià)格，都比過(guò)去的類(lèi)似產(chǎn)品減少了一半。但數(shù)據(jù)輸出定時(shí)不準(zhǔn)確，會(huì)影響信號(hào)的頻率和相位。DMA方式輸出信號(hào)，可以大大提高信號(hào)的數(shù)據(jù)輸出速率。原理框圖如圖11所示。但其取樣時(shí)頻率較高，對(duì)硬件的要求也較高，而且常需多級(jí)分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。更主要的是，可以將微處理器從信號(hào)輸出的負(fù)擔(dān)中解脫出來(lái)。課題基于FPGA的信號(hào)發(fā)生器的設(shè)計(jì)主要研究?jī)?nèi)容為DDS基數(shù)及其FPGA的實(shí)現(xiàn)。FPGA/CPLD(Complex Program