【導(dǎo)讀】教學等領(lǐng)域應(yīng)用十分廣泛。不論是在生產(chǎn)、科研還是教學上，信號發(fā)生器都是電子工程師信。號仿真實驗的最佳工具，而且，信號發(fā)生器的設(shè)計方法多，設(shè)計技術(shù)也越來越先進。為測試儀器中至關(guān)重要的一類，因此開發(fā)信號發(fā)生器具有重大意義。設(shè)計出比較復(fù)雜的調(diào)頻、調(diào)幅功能的信號發(fā)生器。本文采用直接數(shù)字合成技術(shù)，以。器中，再通過硬件電路依次從波形存儲器中讀取出來。經(jīng)數(shù)/模轉(zhuǎn)換以及濾波后得到所需信。Altera公司的FPIC6Q240C8芯片作為波形產(chǎn)生的主芯片。計提供了一種比較簡單的方法。根據(jù)各種波形產(chǎn)生的基本原理，利用MATLAB/DSPBuilder. 數(shù)信號發(fā)生器的頂層原理圖，經(jīng)過波形仿真后，下在到目標器件中。通過實驗表明，該函數(shù)。波形的頻率和幅度可調(diào)，可根據(jù)用戶需要進行現(xiàn)場可編程，達到了預(yù)定的要求。

　　

【正文】 位是連續(xù)變化的，形成的信號具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無法實現(xiàn)的。 FPGA 的介紹、工作原理、配置模式、優(yōu)勢等 FPGA 的介紹 FPGA 是英文 Field－ Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA（現(xiàn)場可編程門陣列）是一項非常前沿和有發(fā)展前景的技術(shù)。 FPGA 的芯片實際上就是一片已經(jīng)制造好的大規(guī)模集成電路芯片。這種芯片沒有固定的功能，但里面有排列規(guī)整的門級電路和用于連接這些門級電路的連線。這些連線所連接的路徑是可以改變的，這就是 FPGA編程的根本。通過編程來控制這些連線使得大規(guī)模的門級電路連接成一個可實現(xiàn)復(fù)雜功能的數(shù)字電路。 FPGA 工作原理 FPGA 采 用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA 的基本特點主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān) 系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 17 FPGA 的優(yōu)勢 FPGA的優(yōu)勢在于：不僅可以解決系統(tǒng)小型化、低功耗等問題，而且其開發(fā)周期短，開發(fā)軟件投入少，芯片價格不斷降低。 FPGA 的基本特點主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片 是 小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 FPGA 配置模式 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。 如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低 FPGA 與 PCB并行設(shè)計的復(fù)雜性等問題，一直是采用 FPGA 的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。 例如，領(lǐng)先 FPGA 廠商 Xilinx 最近推出的 Virtex5 系列采用 65nm 工藝，可提供高達 33 萬個邏輯單元、 1,200 個 I/O 和大量硬 IP 塊。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測，由此帶來更嚴重的時序收斂問題。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、 DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。 幸運地是， FPGA 廠商、 EDA 工具供應(yīng)商正在通力合作解決 65nm FPGA 獨特的設(shè)計挑戰(zhàn)。不久以前， Synplicity 與 Xilinx 宣布成立超 大容量時序收斂聯(lián)合工作小組，旨在最大程度幫助地系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用 65nm FPGA 器件。設(shè)計軟件供應(yīng)商 Magma 推出的綜合工具 Blast FPGA 能幫助建立優(yōu)化的布局，加快時序的收斂。 最近 FPGA 的配置方式已經(jīng)多元化！ FPGA 的開發(fā)工具及其語言的介紹 Quartus II 簡介 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 是目前 FPGA設(shè)計中功能最強大，應(yīng)用最廣泛之一的軟件。它集合了硬件描述語言輸入（還支持其他多種輸入法），電路的綜合，電路的適配，時序的分析以及電路后仿真等功能，幾乎包括了 FPGA整個開發(fā)過程。 18 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三放 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。 Quartus 平臺與 Cadence、ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。改進了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選 項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項器件 。 Quartus II軟件使您能夠在設(shè)計流程的不同階段使用您熟悉的 EDA工具。您可以把這些工具與 Quartus II圖形用戶界面或者 Quartus II命令行可執(zhí)行文件一起使用。下圖顯示了 EDA工具設(shè)計流程。 19 Quartus II具有多種設(shè)計輸入方法：原理圖輸入與符號編輯、硬件描述語言、波形設(shè)計輸入、平面圖編輯以及層次設(shè)計輸入。如此眾多的設(shè)計輸入方法幫助設(shè)計者輕松的完成設(shè)計輸入 。 Quartus II處理一個設(shè) 計時，軟件編譯器讀取設(shè)計文件信息，產(chǎn)生用于器件編程、仿真、時序分析的輸出文件。消息處理器可以自動定位編譯過程種發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設(shè)計文件。 Quartus II提供的設(shè)計校驗功能包括功能仿真與時序分析，用于測試設(shè)計的邏輯操作和內(nèi)部時序。 Quartus II編程器使用編譯器生成對 Altera器件進行下載編程，它可以用來進行器件編程、校驗、檢查及功能測試。 DSP Builder 介紹 DSP Builder是美國 Altera公司推出的一個面向 DSP開發(fā)的系統(tǒng)級工具，他作為 Matlab的 一個 Simulink工具箱，使得用 FPGA設(shè)計 DSP系統(tǒng)完全通過 Simulink的圖形化界面進行建模、系統(tǒng)級仿真，設(shè)計模型可直接向 VHDL硬件描述語言轉(zhuǎn)換，并自動調(diào)用 QuartusⅡ 等EDA設(shè)計軟件，完成綜合、網(wǎng)表生成以及器件適配乃至 FPGA的配置下載，使得系統(tǒng)描述與硬件實現(xiàn)有機的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動化開發(fā)的特點與優(yōu)勢。 其設(shè)計流程如下圖所示。 DSP Builder設(shè)計流程 使用 DSP Builder完成設(shè)計時，首先在 Matlab／ Simulink軟件中建立模型文件 (.mdl)，DSP Builder SignalCompiler模塊讀取由 DSP Builder和 MegaCore模塊構(gòu)建的 Simulink建模文件 (.mdl)，生成 VHDL文件和工具命令語言 (Tcl)腳本，進行綜合、硬件實施和仿真。 Matlab／ Simulink 建模 根據(jù) FIR數(shù)字濾波器的算法，在 Matlab 的 Simulink 環(huán)境中建立一個MDL 模型文件。用圖形方式調(diào)用 AlteraDSPBuilder 和其他的 Simulink 庫中的圖形模塊。 在 Simulink 中仿真并生成 VHDL 代碼 完成模型設(shè)計之后，可 以先在 Simulink 中對模型進行仿真，可以通過 Simulink 中的示波器模塊查看各步驟的中間結(jié)果。 使用 Modelsim 進行 RTL 仿真 在 Simulink 中進行的仿真是屬于系統(tǒng)驗證性質(zhì)的，是對 mdl文件進行仿真，并沒有對生成的 VHDL 代碼進行過仿真。事實上，生成 VHDL描述的是 RTL 級的，是 20 針對具體的硬件結(jié)構(gòu)的，而在 Matlab 的 Simulink中的模型仿真是算法級的，兩者之間有可能存在軟件理解上的差異。轉(zhuǎn)換后的 VHDL 代碼實現(xiàn)可能與 mdl 模型描述的情況不完全相符。這就需要針對生成的 RTL 級 VHDL 代 碼進行功能仿真， 最后是將 Quartus II生成的配置文件下載到目標器件中，形成 DSP硬件系統(tǒng)。 SOPC 實驗開發(fā)系統(tǒng) GW48SOPC+ SOPC和 SOC是現(xiàn)代電子技術(shù)和電子系統(tǒng)設(shè)計的匯聚點和發(fā)展方向，它將普通 EDA技術(shù)、計算機原理與結(jié) 構(gòu)、嵌入式系統(tǒng)、單片機系統(tǒng)、工業(yè)自動化控制系統(tǒng)、 DSP技術(shù)及軟件無線電等溶為一體。 由于包含了 ALTERA和 XILINX公司最新進推出的開發(fā)軟件工具和先進的大規(guī)模 FPGA器件，及超高速 A/D、 D/A， GW48SOPC+系統(tǒng)有如下特色： 1）含 GW48PK3主系統(tǒng)的所有配置和功能； 2）作為 EDA系統(tǒng)，能完成自最基礎(chǔ)層次至最高層次幾乎所有 EDA實驗，包括大量自主創(chuàng)新類型的 EDA綜合實驗。 3）若與電子設(shè)計競賽應(yīng)用板結(jié)合， GW48SOPC+系統(tǒng)能成為功能全面的大學生電子設(shè)計競賽培訓(xùn)開發(fā)工具，對付大 部分可能出現(xiàn)的競賽題。 4）由于包含大規(guī)模 FPGA 和相應(yīng)的示例，可完成基于 EDA技術(shù) /FPGA和 VHDL 的現(xiàn)代計算機組成原理所有實驗。 5）由于 GW48SOPC+系統(tǒng)包含 89C51/52 通用單片機 IP 核，因此可作為基于 8051單片機 IP核的 SOC實驗開發(fā)系統(tǒng)。 6）由于除包含 ALTERA的大規(guī)模 FPGA外，還包含 XILINX新推出的 20萬門 SPARTUN3型 FPGA及其全套編程開發(fā)工 具。 XILINX FPGA規(guī)模大，成本低，應(yīng)用資料豐富、 IP核免費是眾所周知的，所以在 IC設(shè)計開發(fā)領(lǐng)域， XILINX的 FPGA作為 IC硬件仿真器件十分普遍，因此有必要學習 XILINX FPGA的實用開發(fā)技術(shù)。 7）能進行 SOPC技術(shù)的學習和實驗，能運行 Nios/NiosII 嵌入式處理器，并在 FPGA中建立該處理器的實驗或應(yīng)用系統(tǒng)，并包含一些實用 IP核。 8） GW48SOPC+系統(tǒng)包含超高速 A/D（ 50MHZ）、 D/