基于fpga的電機測速顯示設(shè)計-資料下載頁
2024-11-16 20:34本頁面
【導(dǎo)讀】速顯示系統(tǒng)，使系統(tǒng)能夠完成對電動機轉(zhuǎn)速參數(shù)和數(shù)據(jù)的采集，量硬件電路設(shè)計，具有一定的電路設(shè)計集成化，經(jīng)實際應(yīng)用證實，以往主要是用單片機來做為中央處理控制芯片，然后加入外。的一部分，電動機在電力系統(tǒng)中扮演著非常重要的角色。在很多場合，需要對電機轉(zhuǎn)速或頻率進行測量。數(shù)字電路設(shè)計發(fā)生很大變化。在設(shè)計方法上，已經(jīng)從“電?！浖M—下載調(diào)試”的電子自動化設(shè)計模式。法得到迅速發(fā)展。VHDL語言是目前應(yīng)用最廣泛的硬。本文電動機轉(zhuǎn)速測量計的設(shè)計是在vhdl. 為反光體，當(dāng)反光體轉(zhuǎn)到光電傳感器的正前方時，傳感器上的紅外接收管接收，產(chǎn)生一個脈沖信號，4000r/min，取樣為，分辨率為1轉(zhuǎn)，從系統(tǒng)總體框圖來看，CP電路帶有光電耦合器，硬件的抗干擾能力。結(jié)束后對采集到脈沖個數(shù)送到數(shù)碼管顯示。路、FPGA控制模塊組成。一分鐘的時鐘信號與控制器的CLK相連。
【正文】 clk,reset,ena:in std_logic。 clkin:out std_logic)。 end ponent c2。 c3: ponent control is port(reset,start,clk:in std_logic。 endmeasure,gate:out std_logic)。 end ponent c3。 c4: ponent t10 is port(clr,ena,sm:in std_logic。 carryout:out std_logic。 xs:out std_logic_vector(0 to 3))。 end ponent c4。 c5: ponent shortage4 is port(ena:in std_logic。 D:in std_logic_vector(0 to 7)。 Q:out std_logic_vector(0 to 7) )。 end ponent c5。 c6: ponent ymq is port( ain4:in std_logic_vector(0 to 3)。 bout7:out std_logic_vector(0 to 6))。 end ponent c6 。 c7: ponent div_17 is port(clk,ena,clr:in std_logic。 div_out:out std_logic)。 end ponent c7。 c8: ponent decoder is port(clk:in std_logic。 Y:out std_logic_vector(0 to 7) )。 end ponent c8。 signal s1,s2,s3,s4,s13,s14,s15,s16:in std_logic。 signal s5,s6,s7,s8,s9,s10,s11,s12:in std_logic_vector。 begin u1:count port map(reset,ena,clk,s1=clkout)。 u2:jsq port map(s1=clk,reset,ena,s14=clkin)。 u3:control port map(reset,ena,s14=clk,s16,s15)。 u4:t10 port map(s16,s15,cp,s2,s5)。 u5:t10 port map(s16,s15,s2=sm,s3,s6)。 u6:t10 port map(s16,s15,s3=sm,s4,s7)。 u7:t10 port map(s16,s15,s4=sm,’ 1’ ,s8)。 u8: shortage4 port map(s16,s5,s9)。 u9: shortage4 port map(s16,s6,s10)。 u10: shortage4 port map(s16,s7,s11)。 u11: shortage4 port map(s16,s8,s12)。 u12:ymq port map(s9,y1)。 u13:ymq port map(s10,y2)。 u14:ymq port map(s11,y3)。 u15:ymq port map(s12,y4)。 系統(tǒng)仿真與實現(xiàn)： 在 EDA工具 MAXPLUS2環(huán)境下對上述各個模塊VHDL源程序進行編譯，選配，優(yōu)化，邏輯綜合，自動把 VHDL描述轉(zhuǎn)變成門級電路，進而完成電路分析、糾錯、驗證、自動布局布線，仿真等各種測試工作。 結(jié)論： 通過實際驗證和觀測實驗結(jié)果，該設(shè)計能夠很好地執(zhí)行任務(wù)。本文通過 FPGA為核心來控制步進電機得到了較好效果，主要優(yōu)點有控制器的尺寸小于傳統(tǒng)控制器，另外鑒于 IP技術(shù)的飛速發(fā)展可以把電機控制系統(tǒng)做成 IP核，從而使得開發(fā)人員很容易獲得多數(shù)通用模塊的可復(fù)用 IP核，減輕了開發(fā)人員的負擔(dān)，縮短了開發(fā)周期。當(dāng)系統(tǒng)需要升級時，也不需要對硬件電路重新設(shè)計，只需通過修改中相應(yīng)模塊的配置文件，因此節(jié)約了控制器的升級成本。 致謝 在為期三個半月的畢業(yè)設(shè)計過程中 ,靳世紅教授在課題選擇、確定、評審、到方案論證、開題以及文獻資料的查詢都給了我很大的幫助。同時培養(yǎng)了我精益求精，嚴謹認真的工作作風(fēng)。 靳教授以其淵博的知識、嚴謹?shù)闹螌W(xué)態(tài)度、開拓進取的精神和高度的責(zé)任心給我留下了深深的印象。靳教授不僅在論文指導(dǎo)上給與我莫大的幫助，關(guān)心我們的課題，關(guān)心我們的畢業(yè)論文進度，而且教會了我們做人的 道理，使我在批評中接受教訓(xùn)，積累經(jīng)驗。在此深感謝意！ 最后，感謝院領(lǐng)導(dǎo)給予的大力支持，為本組提供良好的設(shè)計環(huán)境，感謝電子系老師的熱心幫助，感謝答辯組的各位老師 在炎熱的天氣下為我們所做的各種工作和對我們論文所做的批評斧正。同時感謝對我的設(shè)計中幫助過我的所有老師和同學(xué)。 參考資料：《 EDA技術(shù)與 CPLD/FPGA開發(fā)技術(shù)應(yīng)用簡明教程》 《 vhdl設(shè)計》 21IC網(wǎng)站： FPGA設(shè)計網(wǎng)站：
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