基于fpga的電機(jī)測(cè)速顯示設(shè)計(jì)-文庫吧在線文庫
【正文】 可編程門陣列 ) 選用的是 Cyclone 系列的 EP1C3T144C6 器件。 具有定時(shí)的作用， 同時(shí)產(chǎn)生脈沖進(jìn)行觸發(fā)， 在這里兩個(gè)基本電路保證了在分鐘為單位時(shí)間內(nèi)電機(jī)的轉(zhuǎn)速測(cè)量 。139。 end if。 use 。139。139。已調(diào)試 use 。139。event and clk=39。139。 end architecture。 end t10。139。139。 use 。139。 與寄存器 Q端口相連，做為段選信號(hào)， 但 LED燈亮否還得看位選信號(hào)。 end ymq。5 when0110=temp=1111101。 end architecture。 end entity div_17。 then if ena=39。 div_out=Q(16)。 Y:out std_logic_vector(0 to 7) )。 end if。 use 。 c2: po jsq is port(clk,reset,ena:in std_logic。 xs:out std_logic_vector(0 to 3))。 end ponent c6 。 signal s5,s6,s7,s8,s9,s10,s11,s12:in std_logic_vector。 u8: shortage4 port map(s16,s5,s9)。 系統(tǒng)仿真與實(shí)現(xiàn)： 在 EDA工具 MAXPLUS2環(huán)境下對(duì)上述各個(gè)模塊VHDL源程序進(jìn)行編譯，選配，優(yōu)化，邏輯綜合，自動(dòng)把 VHDL描述轉(zhuǎn)變成門級(jí)電路，進(jìn)而完成電路分析、糾錯(cuò)、驗(yàn)證、自動(dòng)布局布線，仿真等各種測(cè)試工作。在此深感謝意！ 最后，感謝院領(lǐng)導(dǎo)給予的大力支持，為本組提供良好的設(shè)計(jì)環(huán)境，感謝電子系老師的熱心幫助，感謝答辯組的各位老師 在炎熱的天氣下為我們所做的各種工作和對(duì)我們論文所做的批評(píng)斧正。 致謝 在為期三個(gè)半月的畢業(yè)設(shè)計(jì)過程中 ,靳世紅教授在課題選擇、確定、評(píng)審、到方案論證、開題以及文獻(xiàn)資料的查詢都給了我很大的幫助。 u12:ymq port map(s9,y1)。 u4:t10 port map(s16,s15,cp,s2,s5)。 c8: ponent decoder is port(clk:in std_logic。 Q:out std_logic_vector(0 to 7) )。 endmeasure,gate:out std_logic)。 end entity dj。其它時(shí)錯(cuò)處 理 end art2。event and clk=39。已調(diào)試 use 。 end if。 then Q=00000000000000000。 use 。9 when others=temp=0000000。1 when0010=temp=1011011。 use 。 Q=temp。 Q:out std_logic_vector(0 to 7) )。 end art。 end if。 then temp=0000。 use 。計(jì)數(shù)器不復(fù)位 end if。達(dá)到一分鐘不允許再計(jì)數(shù) q=0。039。 endmeasure,gate:out std_logic)。 end process。 then if temp=30 then temp=0。 end jsq。將 21位的值送給輸出口 end architecture。 then if clk39。 clkout:out std_logic)。 轉(zhuǎn)速測(cè)量 的基本原理 轉(zhuǎn)速 測(cè)量的原理是計(jì)算每 分 鐘待測(cè)信號(hào)的脈沖個(gè)數(shù)，也就是利用標(biāo)準(zhǔn)的 1HZ (周期為 1s) 脈寬信號(hào) 在 60個(gè)單位內(nèi) 對(duì)輸入的待測(cè)信號(hào)的脈沖進(jìn)行計(jì)數(shù)， 60 秒計(jì)數(shù)結(jié)束后對(duì)采集到脈沖個(gè)數(shù)送到數(shù)碼管顯示。 隨著電子技術(shù)的不斷發(fā)展和進(jìn)步，以 EDA 為代表的數(shù)字電路設(shè)計(jì)發(fā)生很大變化。 VHDL。電動(dòng)機(jī)；傳感器； QuartusⅡ Abstract The use of EDA technologies and VHDL language, design of FPGAbased measurement of the electrical Speed display system, enabling the system to speed pletion of the motor parameters and data collection, realtime recording, processing, analysis, display, function, through the software design saved a lot of hardware circuit design, has some integrated circuit design,
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