基于fpga的步進電機細分控制電路的設(shè)計-資料下載頁
2025-06-18 17:10本頁面
【正文】 begin//ULN2003是反向驅(qū)動器。當輸入是0時，輸出時1if(xf==1) begin case(state) state0: begin a=1。 b=pwmc。 c=0。 d=0。 end state1: begin a=pwmd。 b=1。 c=0。 d=0。 end state2: begin a=0。 b=1。 c=pwmc。 d=0。 end state3: begin a=0。 b=pwmd。 c=1。 d=0。 end state4: begin a=0。 b=0。 c=1。 d=pwmc。 end state5: begin a=0。 b=0。 c=pwmd。 d=1。 end state6: begin a=pwmc。 b=0。 c=0。 d=1。 end state7: begin a=1。 b=0。 c=0。 d=pwmd。 end endcase data=439。d8。 end else if(xf==0) begin case(state) state0: {d,c,b,a}=439。b0001。 state1: {d,c,b,a}=439。b0011。 state2: {d,c,b,a}=439。b0010。 state3: {d,c,b,a}=439。b0110。 state4: {d,c,b,a}=439。b0100。 state5: {d,c,b,a}=439。b1100。 state6: {d,c,b,a}=439。b1000。 state7: {d,c,b,a}=439。b1001。 endcase data=0。 end endendmodule 6 步進電機細分狀態(tài)顯示模塊程序module display(clk,data_in,sm_bit,sm_seg)。input clk。input[3:0] data_in。output sm_bit。output[7:0] sm_seg。reg[23:0] data。reg[7:0] sm_seg_r。 assign sm_bit = 0。 assign sm_seg = sm_seg_r。 always @(posedge clk)begin case(data_in) 439。h0:sm_seg_r = 839。hc0。 439。h1:sm_seg_r = 839。hf9。 439。h2:sm_seg_r = 839。ha4。 439。h3:sm_seg_r = 839。hb0。 439。h4:sm_seg_r = 839。h99。 439。h5:sm_seg_r = 839。h92。 439。h6:sm_seg_r = 839。h82。 439。h7:sm_seg_r = 839。hf8。 439。h8:sm_seg_r = 839。h80。 439。h9:sm_seg_r = 839。h90。 439。ha:sm_seg_r = 839。hbf。 default:sm_seg_r = 839。hff。 endcaseendendmodule 7 本次設(shè)計的實物圖圖1521
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