基于fpga的步進(jìn)電機(jī)細(xì)分控制電路的設(shè)計(jì)(存儲(chǔ)版)
【正文】 module pwmc(clk,out)。initial begindata=64。 end endalways (negedge clk)begin if(t==0)b=1。reg[7:0] t=0。if(t1==249999) begin data=data+839。input clk。b100, state5=339。initial beginstate=state0。 state5: state=state6。 end state1: begin a=pwmd。 end state3: begin a=0。 end state5: begin a=0。 end state7: begin a=1。 state1: {d,c,b,a}=439。 state5: {d,c,b,a}=439。input clk。 always (posedge clk)begin case(data_in) 439。ha4。h5:sm_seg_r = 839。 439。hbf。 439。h7:sm_seg_r = 839。h99。 439。 assign sm_bit = 0。 endcase data=0。 state4: {d,c,b,a}=439。 end else if(xf==0) begin case(state) state0: {d,c,b,a}=439。 c=0。 c=1。 c=pwmc。 c=0。 state3: state=state4。reg[2:0] state。b010, state3=339。endmodule 5 步進(jìn)電機(jī)控制模塊輸出模塊module abcd(a,b,c,d,pwmc,pwmd,clk,xf,data)。t1=t1+139。wire out。d64。reg[7:0] data=0。assign xf=xf_r。b1。reg dout1。s, Iria Villares, Jos233。本文設(shè)計(jì)方案在自動(dòng)控制領(lǐng)域中有廣泛的應(yīng)用前景。輸出波形為數(shù)碼管的十進(jìn)制編碼。圖8 步進(jìn)電機(jī)控制模塊 圖9為步進(jìn)電機(jī)細(xì)分狀態(tài)的顯示模塊，它通過接收步進(jìn)電機(jī)控制模塊發(fā)出的二進(jìn)制控制信號(hào)，通過解碼現(xiàn)顯示出當(dāng)先步進(jìn)電機(jī)細(xì)分的狀態(tài)。為了對(duì)比明顯，將沒有通過細(xì)分的狀態(tài)和細(xì)分狀態(tài)放在一起進(jìn)行切換對(duì)比，并通過數(shù)碼管顯示細(xì)分的狀態(tài)。因此這種驅(qū)動(dòng)方式只是為了提高其運(yùn)行性能而不是主要用來提高距角的分辨率。如果以該方式控制步進(jìn)電機(jī)正轉(zhuǎn)，則步進(jìn)電機(jī)反轉(zhuǎn)。每送一個(gè)勵(lì)磁信號(hào)。 一相勵(lì)磁在每一個(gè)瞬間，步進(jìn)電機(jī)只有一個(gè)線圈導(dǎo)通。步進(jìn)電機(jī)的正反轉(zhuǎn)均是有勵(lì)磁脈沖產(chǎn)生的順序來控制。還取決于細(xì)分驅(qū)動(dòng)器的細(xì)分電流控制精度等其它因素。這一線性關(guān)系的存在，加上步進(jìn)電機(jī)只是周期性的誤差而無累計(jì)誤差的特點(diǎn)，使得步進(jìn)電機(jī)在速度、位置等控制領(lǐng)域操作非常簡單。因此需要通過步進(jìn)電機(jī)細(xì)分技術(shù)來改善。因此本次設(shè)計(jì)的步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)器以FPGA為核心, 采用脈寬調(diào)制( PulseWidthModulation, PWM)斬波恒流驅(qū)動(dòng)技術(shù),細(xì)分?jǐn)?shù)為8。圖1 步進(jìn)電機(jī)的等效電路圖 步進(jìn)電機(jī)的勵(lì)磁方式步進(jìn)電機(jī)的勵(lì)磁方式分為全步勵(lì)磁和半步勵(lì)磁兩種。如果以該方式控制步進(jìn)電機(jī)正轉(zhuǎn)，對(duì)應(yīng)的勵(lì)磁表的順序如表1所示。如果以該方式控制步進(jìn)電機(jī)的正轉(zhuǎn)，則步進(jìn)電機(jī)反轉(zhuǎn)。 細(xì)分驅(qū)動(dòng)原理 步進(jìn)電機(jī)細(xì)分控制的關(guān)鍵在于按照什么樣的細(xì)分電流波形來控制步進(jìn)電機(jī)各自繞組中的電流。圖4 理想的細(xì)分矩角特性由于等距細(xì)分實(shí)現(xiàn)起來較為復(fù)雜，基于實(shí)際需要故本次設(shè)計(jì)采用按線性電流規(guī)律變化進(jìn)行設(shè)計(jì)。再次按下時(shí)xf為低電平，代表的是步進(jìn)電機(jī)非細(xì)分的模式。首先驗(yàn)證的是電壓上升和下降的細(xì)分模式圖。由圖13可知在未細(xì)分狀態(tài)的時(shí)候a,b,c,d電壓的上升都是直接從0到1完全沒有過度過程。這次設(shè)計(jì)，不僅使我更加熟悉Verilog HDL語言和QuartusⅡ，
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