【導(dǎo)讀】現(xiàn)合攏、開簾、上下左右移動等顯示形式，并可顯示時(shí)鐘。具體內(nèi)容：系統(tǒng)設(shè)計(jì)；2.FPGA控制模塊控制時(shí)鐘模塊、點(diǎn)陣顯示模塊、上位機(jī)通信模塊的協(xié)同工作，并分析、處。時(shí)鐘模塊完成對時(shí)鐘芯片的讀寫，包括時(shí)鐘初始化和時(shí)鐘信息讀取，最終用。驅(qū)動部分使用移位寄存器。74HC595和移位寄存器74HC164組成，74HC595負(fù)責(zé)列掃描數(shù)據(jù)，74HC164負(fù)責(zé)行掃描數(shù)據(jù)。行掃描采用三極管放大電流，加大掃描強(qiáng)度，提高點(diǎn)陣屏亮度。銅排針，連接性能非常好。串口通信部分通過RS232串口實(shí)現(xiàn)。用戶可以通過上位機(jī)軟件發(fā)。采用FPGA為核心控制模塊，通過接收上位機(jī)數(shù)據(jù)控制LED. 各芯片的時(shí)序圖進(jìn)行模塊編程，消除了競爭和冒險(xiǎn)。通過編程、調(diào)試、仿真、下載正確地實(shí)。真結(jié)論相吻合的結(jié)果。隨著世界各國環(huán)保議題逐漸重視，LED照明產(chǎn)業(yè)頁將。而在此當(dāng)中中國市場占據(jù)了全球市場的38%，成為戶外照明中占有率最高的。府政策及推廣影響下的街燈應(yīng)用有望成為照明產(chǎn)業(yè)中成長最快的。在歐美優(yōu)先領(lǐng)起的趨勢下，

　　

【正文】 0] 第六位 數(shù)字 | 數(shù)碼管 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 串口通信模塊 串口接收模塊 如圖 ，串口接收模塊由電平檢測模塊、波特率定時(shí)模塊和接收控制模塊組成。 其中， detect_module模塊的輸入是連接至引腳 rx，它主要檢測一幀數(shù)據(jù)的第 0位，也就是起始位，然后產(chǎn)生一個(gè)高脈沖經(jīng) H2L_Sig 給 rx_control_module模塊 ，以表示一幀數(shù)據(jù)接收工作已經(jīng)開始。 rx_bps_module模塊是產(chǎn)生波特率定時(shí)的功能模塊。它是配置波特率的模塊。 當(dāng) rx_control_module 模塊拉高 Count_Sig, bps_module 模塊經(jīng) BPS_CLK 對rx_control_module模塊產(chǎn)生定時(shí)。本設(shè)計(jì)使用 9600bps傳輸速率。傳輸一位數(shù)據(jù)的周期是 。以 20Mhz時(shí)鐘頻率要得到上述的定時(shí)需要設(shè)置的計(jì)數(shù)次數(shù) N： N = / ( 1 / 20Mhz ) = 2083 如果從零開始算起 2083 1 亦即 2082 個(gè)計(jì)數(shù)。然而，采集數(shù)據(jù)要求“在周期 的中間”，那么結(jié)果是 2082 / 2 ，結(jié)果等于 1041?；旧? rx_bps_module模塊只有在 Count_Sig拉高的時(shí)候，模塊才會開始計(jì)數(shù)。 rx_control_module模塊是核心控制模塊。針對串口的配置主要是 1幀 11位的數(shù)據(jù)，重視八位數(shù)據(jù)位，無視起始位、校驗(yàn)位和結(jié)束位。當(dāng) RX_En_Sig拉高，這個(gè)模塊就開始工作，它將采集來自 RX_Pin_In的數(shù)據(jù)，當(dāng)完成一幀數(shù)據(jù)接收的時(shí)候，就會產(chǎn)生一個(gè)高脈沖給 RX_Done_Sig。 以下為 串口接收模塊的源程序： module rx_control_module ( CLK, RSTn, H2L_Sig, RX_Pin_In, BPS_CLK, RX_En_Sig, Count_Sig, RX_Data, RX_Done_Sig )。 input CLK。 input RSTn。 input H2L_Sig。 input RX_En_Sig。 圖 串口接收模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 22 input RX_Pin_In。 input BPS_CLK。 output Count_Sig。 output [7:0]RX_Data。 output RX_Done_Sig。 /********************************************************/ reg [3:0]i。 reg [7:0]rData。 reg isCount。 reg isDone。 always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。d0。 rData = 839。d0。 isCount = 139。b0。 isDone = 139。b0。 end else if( RX_En_Sig ) case ( i ) 439。d0 : if( H2L_Sig ) begin i = i + 139。b1。 isCount = 139。b1。 end 439。d1 : if( BPS_CLK ) begin i = i + 139。b1。 end 439。d2, 439。d3, 439。d4, 439。d5, 439。d6, 439。d7, 439。d8, 439。d9 : if( BPS_CLK ) begin i = i + 139。b1。 rData[ i 2 ] = RX_Pin_In。 end 439。d10 : if( BPS_CLK ) begin i = i + 139。b1。 end 439。d11 : if( BPS_CLK ) begin i = i + 139。b1。 end 439。d12 : begin i = i + 139。b1。 isDone = 139。b1。 isCount = 139。b0。 end 439。d13 : begin i = 139。b0。 isDone = 139。b0。 end endcase /********************************************************/ assign Count_Sig = isCount。 assign RX_Data = rData。 assign RX_Done_Sig = isDone。 /*********************************************************/ endmodule 串口接收接口 模塊 RTL圖如圖 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 23 此 控制模塊一開始就 開啟 串口接收模塊，當(dāng)串口接收模塊完成一次性的讀取操作以后，就會反饋數(shù)據(jù) RX_Data 和完成信號 RX_Done_Sig。當(dāng)串口接收頂層控制模塊接收到串口接收模塊反饋的完成信號，就會關(guān)閉串口接收模塊。然后該控制模塊就會將經(jīng) RX_Data反饋回來的數(shù)據(jù)緩沖至 FIFO模塊。 FIFO是英文 First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點(diǎn)就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動加 1完成，不能像普通存儲器那樣可以由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。 FIFO的一 些重要參數(shù)： FIFO的寬度：也就是英文資料里?？吹降?THE WIDTH，它指的是 FIFO一次讀寫操作的數(shù)據(jù)位。 FIFO的深度： THE DEEPTH，它指的是 FIFO可以存儲多少個(gè) N位的數(shù)據(jù)（如果寬度為 N）。如一個(gè) 8位的 FIFO，若深度為 8，它可以存儲 8個(gè) 8位的數(shù)據(jù)，深度為 12 ，就可以存儲 12個(gè) 8位的數(shù)據(jù)。 滿標(biāo)志： FIFO已滿或?qū)⒁獫M時(shí)由 FIFO的狀態(tài)電路送出的一個(gè)信號，以阻止 FIFO的寫操作繼續(xù)向 FIFO中寫數(shù)據(jù)而造成溢出（ overflow）。 空標(biāo)志： FIFO已空或?qū)⒁?空時(shí)由 FIFO的狀態(tài)電路送出的一個(gè)信號，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（ underflow）。 讀指針：指向下一個(gè)讀出地址。讀完后自動加 1。 寫指針：指向下一個(gè)要寫入的地址的，寫完自動加 1。 串口接收數(shù)據(jù)處理 此模塊處理串口接收的十六進(jìn)制數(shù)據(jù)，取模之后作 LED 點(diǎn)陣的列驅(qū)動，接收的數(shù)據(jù)顯示在 09 之間。 以下是數(shù)據(jù)處理模塊的端口實(shí)例化程序： module address ( input CLK, input RSTn, 圖 串口接收接口 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 24 input [7:0] FIFO_Write_Data , output [15:0] write_data, input isdone )。 其中，輸入保存在 FIFO 中上位機(jī)發(fā)送的數(shù)據(jù)，上位機(jī)使用串口小助手發(fā)送數(shù)據(jù)，發(fā)送數(shù)據(jù)類型為十六進(jìn)制，每次發(fā)送 8位數(shù)據(jù)位。 isdone 為行掃描更新標(biāo)志位，由 LED 點(diǎn)陣驅(qū)動模塊提供。 write_data 輸出作為點(diǎn)陣列驅(qū)動。 程序設(shè)計(jì)思路： （ 1）讀取高四位，使用 case 語句判斷 BCD 值，當(dāng)接收到行掃完畢標(biāo)志后（ isdone），送顯相應(yīng) BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯； （ 2）讀取低四位，使用 case 語句判斷 BCD 值，當(dāng)接收到行掃完畢標(biāo)志后（ isdone），送顯相應(yīng) BCD 值的列數(shù)據(jù)，循環(huán)逐行送顯。 按鍵模塊 一位按鍵模塊 debounce 如圖 ，模塊包括電平檢查模塊和延遲模塊。 以下為一位按鍵的源程序： module debounce_module ( CLK, RSTn, Pin_In, Pin_Out )。 input CLK。 input RSTn。 input Pin_In。 output Pin_Out。 /**************************/ wire H2L_Sig。 wire L2H_Sig。 key_detect_module U1 ( .CLK( CLK ), .RSTn( RSTn ), .Pin_In( Pin_In ), // input from top .H2L_Sig( H2L_Sig ), // output to U2 .L2H_Sig( L2H_Sig ) // output to U2 )。 /**************************/ delay_module U2 圖 一位按鍵模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 25 ( .CLK( CLK ), .RSTn( RSTn ), .H2L_Sig( H2L_Sig ), // input from U1 .L2H_Sig( L2H_Sig ), // input from U1 .Pin_Out( Pin_Out ) // output to top )。 /*******************************/ endmodule 設(shè)計(jì)思路： （ 1）一旦檢測到有按鍵按下（高電平到低電平變化），電平檢查模塊就會拉高 H2L_Sig電平，然后拉低。 （ 2） 10ms延遲模塊檢測到 H2L_Sig為高電平時(shí)，就會利用 10ms過濾 H2L_Sig，拉高輸出。 （ 3）當(dāng)按鍵被釋放時(shí)，電平檢測模塊會拉高 L2H_Sig，然后拉低。 （ 4） 10ms延遲模塊檢查到 L2H_Sig為高電平時(shí)，就會利用 10ms過濾 H2L_Sig,然后拉低輸出。 組 合按鍵則是組合五個(gè)獨(dú)立按鍵模塊，如圖 所示。 以下為五位組合按鍵模塊的實(shí)例化程序： module key_interface ( input CLK, input RSTn, input [4:0]Key_In, output [4:0]Key_Out )。 其中，五位 Key_In 輸入連接至 I/O 端口，五位 Key_Out 主要傳輸給行列控制模塊。 圖 組合按鍵模塊 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 26 第 5 章 調(diào)試及結(jié)果分析 硬件調(diào)試及結(jié)果分析 調(diào)試過程主要分為以下幾個(gè)步驟： 第一步，首 先在硬件電路沒有上電的情況下，檢查 PCB 板 相應(yīng) 線路是否 正確 。 然后 對照相應(yīng)的硬件電路原理圖以及 PCB 板圖，用萬用表的蜂鳴檔檢查 線路是否都導(dǎo)通。檢查 +5V、 5V的電源線是否全部連接好，電源和地是否有短路，每個(gè)芯片插座的電源端是否都連接在一起，每個(gè)芯片插座的地端是否都連接在一起。通過細(xì)致的檢查，發(fā)現(xiàn)有些過孔和元件引腳有虛焊的現(xiàn)象，用烙鐵重新 進(jìn)行 焊接， 之后 再 用萬用表的蜂鳴檔從連通 起始端 的 每個(gè)觸點(diǎn)逐個(gè) 逐個(gè)檢查， 以 確保線路連通 無誤 ，發(fā)現(xiàn)問題 時(shí) 則 及時(shí)做出相應(yīng)的解決。要注意的是，電源和地一定不能短路。如果 短路， 則進(jìn)一步 仔 細(xì)檢查線路， 然后 作相應(yīng) 的 改動。 第二步，檢測 LED 點(diǎn)陣好壞。將萬用表調(diào)至蜂鳴檔，對照點(diǎn)陣的原理圖紅筆連正極，黑筆接負(fù)極，觀察是否有相應(yīng)坐標(biāo)的 LED 點(diǎn)亮。 第三步，斷開電源線，把 相應(yīng)的 芯片全部插到 相應(yīng)的 芯片插槽中， 然后 接通電源， 再 用手 接觸 每塊芯片，看是否發(fā)燙。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。 系統(tǒng)軟硬件聯(lián)調(diào) 第一步：連接好 LED 點(diǎn)陣模塊，將驅(qū)動點(diǎn)陣顯示“好”字的程序下載到 FPGA 中，運(yùn)行程序。發(fā)現(xiàn)顯示微弱，而且是亂碼，使用示波器分別測量 74HC164 和 74HC595 的時(shí)鐘端，發(fā)現(xiàn)波形與理想波 形產(chǎn)