【導(dǎo)讀】基于FPGA的藍(lán)牙數(shù)據(jù)采集系統(tǒng)由下位機(jī)和上位機(jī)兩部分組成。監(jiān)控、存儲(chǔ)等功能，并向下位機(jī)發(fā)送命令。該系統(tǒng)主要實(shí)現(xiàn)現(xiàn)場(chǎng)數(shù)據(jù)高精度、高。速度實(shí)時(shí)采集，利用藍(lán)牙的無(wú)線傳輸特性實(shí)現(xiàn)數(shù)據(jù)的無(wú)線傳輸。成后續(xù)的相應(yīng)處理工作。

　　

【正文】 )PCM_OUT(A2),PCM_IN(A1):接收或發(fā)送語(yǔ)音編碼信號(hào) [1214]。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 28 藍(lán)牙芯片操作 1. 芯片復(fù)位 Reset 該命令用于復(fù)位藍(lán)牙主控制器、鏈路管理器和無(wú)線設(shè)備。在復(fù)位完成后，藍(lán)牙設(shè)備進(jìn)入待機(jī)模式。該命令完成后，主機(jī)將收到指令完成事件，如果參數(shù) Status=0x00,說(shuō)明復(fù)位命令成功。另外，主機(jī)還需要設(shè)置藍(lán)牙主控制器的一些參數(shù)，所用到的 HCI 命令如下： (1)Read_Buffer_Size：該命令用來(lái)讀出從主機(jī)到主控制器發(fā)送 HCI、 ACI 和 SCO 數(shù)據(jù)分組的數(shù)據(jù)部分的最大值。 (2)Set_Event_Filter： 該命 令用來(lái)通過(guò)主機(jī)指定不同的事件過(guò)濾器，以便使主控制器只發(fā)送與主機(jī)有關(guān)的事件。 (3)Write_Scan_Enable：（只用于從設(shè)備）該命令通過(guò)設(shè)置參數(shù) Scan Enable,可將藍(lán)牙設(shè)備置于查詢掃描或呼叫掃描模式。 (4)Write_Voice_Setting：用于寫(xiě)入語(yǔ)音連接的各種參數(shù)設(shè)置值。 (5)Write_Authentication_Enable：用于寫(xiě)入 Write Authentication 的參數(shù)值，該參數(shù)可用于控制是否有本地設(shè)備在建立連接時(shí)鑒權(quán)遠(yuǎn)程設(shè)備。 2. 查詢?cè)O(shè)備（ Inquiry） 該指令可使藍(lán)牙設(shè)備進(jìn)入查詢模式，以用于搜索鄰近的藍(lán)牙設(shè)備。 每個(gè)應(yīng)答查詢消息的藍(lán)牙設(shè)備都返回一個(gè)查詢結(jié)果事件，以報(bào)告該設(shè)備的藍(lán)牙地址（ BD_ADDR） 、呼叫掃描模式（ Page_Scan_Mode） 等參數(shù)。查詢結(jié)束后，主控制器將發(fā)送查詢完成事件（ Inquiry_Complete_Event） 信號(hào)，事件中的狀態(tài)參數(shù)可用于表示查詢是否成功。 3. 建立 ACL（異步不鏈接）鏈路（ Create_Connection） 該指令可使發(fā)起鏈接設(shè)備的鏈路管理器創(chuàng)建與指令參數(shù) BD_ADDR 指定的藍(lán)牙設(shè)備之間的相互鏈接。發(fā)起鏈接的 設(shè)備開(kāi)始呼叫進(jìn)程，以建立與處于呼叫掃描模式的其他藍(lán)牙設(shè)備的鏈接。當(dāng) LM 確定鏈接已經(jīng)建立起來(lái)時(shí)，建立鏈接的兩個(gè)藍(lán)牙設(shè)備的主控制器將分別向各自的主角發(fā)送鏈接完成事件指令（ Connecton_Complete_Event） 。如果該指令執(zhí)行成功，鏈接完成事件將包含連接句柄的標(biāo)識(shí)符（唯一標(biāo)示該鏈接的 12 位標(biāo)識(shí)符）。在 ACL鏈接建立后，藍(lán)牙設(shè)備之間即可傳送 ACL 數(shù)據(jù)包。 4. 建立 SCO（同步面向鏈接）鏈路（ Add_SCO_Connection） 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 29 由于 SCO 鏈接一般采用預(yù)留的時(shí)隙來(lái)傳輸數(shù)據(jù)分組，因此該鏈接方式類(lèi)似于電路 交換連接。它主要用于語(yǔ)音等實(shí)時(shí)信號(hào)的傳輸。該指令雖然能夠使藍(lán)牙設(shè)備創(chuàng)建 SCO 鏈接，但是 ， 其前提是設(shè)備之間的 ACL 鏈接已經(jīng)存在。 同 樣 ， 當(dāng) 鏈 接 建立 后 ， 主 機(jī) 會(huì) 收 到 鏈 接 完 成 事 件的 指 示 信 息（ Connection_Complete_Event） 。這樣，在該指令執(zhí)行成功以后，系統(tǒng)即可通過(guò)芯片的 PCM 接口傳送語(yǔ)音信號(hào)。 5. 斷開(kāi)連接（ Disconnect） 該指令主要用于終止現(xiàn)有鏈接，其指令參數(shù) Connection_Handle 主要用于決定要斷開(kāi)哪個(gè)連接。斷開(kāi)連接后，主機(jī)會(huì)收到鏈接斷開(kāi)完成事件（ Disconnection_Complete_Event） 指令，其狀態(tài)參數(shù)可用于指示鏈接斷開(kāi)是否成功 [17]。 UART 功能設(shè)計(jì) 通用異步收發(fā)器 UART 可以和各種標(biāo)準(zhǔn)串行接口，如 RS232 和 RS485等進(jìn)行全雙工異步通訊，具有傳輸間隔遠(yuǎn)、本錢(qián)低、可靠性高等優(yōu)點(diǎn)。一般 UART 由專(zhuān)用芯片如 8250,16450 來(lái)實(shí)現(xiàn)，但專(zhuān)用芯片引腳都較多，內(nèi)含很多輔助功能，在實(shí)際使用時(shí)往往只需要用到 UART 的基本功能，使用專(zhuān)用芯片會(huì)造成資源浪費(fèi)和本錢(qián)進(jìn)步。 一般而言 UART 和外界通訊只需要兩條信號(hào)線 RXD 和 TXD，其中RXD 是 UART 的接 收端， TXD 是 UART 的發(fā)送端，接收與發(fā)送是全雙工形式。由于可編程邏輯器件技術(shù)的快速發(fā)展， FPGA 的功能日益強(qiáng)大，其開(kāi)發(fā)周期短、可重復(fù)編程的優(yōu)點(diǎn)也越來(lái)越明顯，在 FPGA 芯片上集成 UART功能模塊并和其他模塊組合可以很方便地實(shí)現(xiàn)一個(gè)能與其他設(shè)備進(jìn)行串行通訊的片上系統(tǒng)。 本系統(tǒng)使用 RS232 進(jìn)行與藍(lán)牙芯片連接，而由于 RS232 的電氣特性與 FPGA 引腳不相同，因此它們之間不能直接相連，對(duì)于 RS232 的數(shù)據(jù)線，當(dāng)為邏輯“ 1”時(shí)，對(duì)應(yīng)電平是 15V~3V；當(dāng)為邏輯“ 0”時(shí)，對(duì)應(yīng)電平是 15V~3V。因此，與 FPGA 相連之前必須進(jìn)行電平轉(zhuǎn)換，轉(zhuǎn)換原理如洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 30 圖 62 所示 。 圖 62RS232 電平轉(zhuǎn)換原理 異步通訊時(shí)， UART 發(fā)送／接收數(shù)據(jù)的傳輸格式如 表 61 所示，一個(gè)字符單位由開(kāi)始位、數(shù)據(jù)位、停止位組成。 表 61 異步通信字符傳輸格式 起始位 0 D0 D1 D2 D3 D4 D5 D6 D7 奇偶位 停止位 1 異步通訊的一幀傳輸經(jīng)歷以下步驟： 1. 無(wú)傳輸。發(fā)送方連續(xù)發(fā)送信號(hào)，處于信息 “1”狀態(tài) 2． 起始傳輸。發(fā)送方在任何時(shí)刻將傳號(hào)變成空號(hào)，即 “1”跳變到 “O”，并持續(xù) 1 位時(shí)間表明發(fā)送方開(kāi)始傳輸數(shù)據(jù)。而 同時(shí)，接收方收到空號(hào)后，開(kāi)始與發(fā)送方同步，并期看收到隨后的數(shù)據(jù) C2 + Vc c C 1 + C2 C1 T1out T1in R1in R1out T2out T2in R2in R2out V+ GND V DGND DGND DGND 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 31 3. 奇偶傳輸。數(shù)據(jù)傳輸之后是可供選擇的奇偶位發(fā)送或接收 4. 停止傳輸。最后是發(fā)送或接收的停止位，其狀態(tài)恒為 “1” 發(fā)送或接收一個(gè)完整的字節(jié)信息，首先是一個(gè)作為起始位的邏輯 “0”位，接著是 8 個(gè)數(shù)據(jù)位，然后是停止位邏輯 “1”位，數(shù)據(jù)線空閑時(shí)為高或 “1”狀態(tài)。起始位和停止位的作用是使接收器能把局部時(shí)鐘與每個(gè)新開(kāi)始接收的字符再同步。異步通訊沒(méi)有可參照的時(shí)鐘信號(hào)，發(fā)送器可以隨時(shí)發(fā)送數(shù)據(jù)，任何時(shí)刻串 行數(shù)據(jù)到來(lái)時(shí)，接收器必須正確地發(fā)現(xiàn)起始位下降沿的出現(xiàn)時(shí)間，從而正確采樣數(shù)據(jù)。 設(shè)計(jì)時(shí)可參考由專(zhuān)用芯片實(shí)現(xiàn)的 UART 的功能并進(jìn)行一定精簡(jiǎn)，如可以用 FPGA 的片內(nèi) RAM 替換 UART 的 FIFO，不用單獨(dú)在 UART 模塊中實(shí)現(xiàn)。設(shè)計(jì)的基本原則是保存最主要的功能，基于 FPGA 的 UART 系統(tǒng)由波特率時(shí)鐘發(fā)生器、接收器和發(fā)送器 3 個(gè)子模塊組成，如圖 63 所示。 數(shù) 據(jù) 寄 存 器 移 位 寄 存 器控 制 邏 輯波 特 率 時(shí) 鐘 發(fā) 送 器控 制 邏 輯數(shù) 據(jù) 寄 存 器 移 位 寄 存 器數(shù) 據(jù) I / O 緩 存器R X DT X D 圖 63UART 功能框 MAX232 設(shè)計(jì) 由于 RS232 的電氣特性與 FPGA 引腳不相同， 因此它們之間不能直接相連，對(duì)于 RS232 的數(shù)據(jù)線，當(dāng)為邏輯“ 1”時(shí)，對(duì)應(yīng)電平是 15V~3V；洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 32 當(dāng)為邏輯“ 0”時(shí)，對(duì)應(yīng)電平是 15V~3V。因此，需要在 RS232 與 FPGA連接之前用 MAX232 進(jìn)行電平轉(zhuǎn)換， MAX232 模塊圖如圖 64 所示 。 圖 64MAX232 引腳 下圖 65 所示為 MAX232 模塊的具體連接應(yīng)用 。 圖 65MAX232 功能應(yīng)用 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 33 時(shí)鐘分頻 由于 UART 是異步傳輸，沒(méi)有傳輸同步時(shí)鐘。為了能保證數(shù)據(jù)傳輸?shù)恼_性， UART 采用 16 倍的數(shù)據(jù)波特率時(shí)鐘進(jìn)行采樣。每個(gè)數(shù)據(jù)有 16 個(gè)時(shí)鐘采樣，取中間的采樣值，以保證采樣不會(huì)滑碼或誤碼。 用 VerilogHDL 設(shè)計(jì)功能圖如下圖 66 所示。 clk clkoutclkdivinst 圖 66 時(shí)鐘分頻 功能仿真圖如下圖 67 所示。 圖 67 時(shí)鐘分頻 仿真 由仿真圖可知其結(jié)果與所設(shè)計(jì)的一致，分頻模塊得到驗(yàn)證。 對(duì)應(yīng)的代碼如下： always @(posedge clk) begin if(t==1639。d12) begin clkout=139。b1。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 34 t=t+1639。d1。 end else if(t==1639。d26) begin clkout=139。b0。 t=1639。d0。 end else begin t=t+1639。d1。 end end UART 的測(cè)試模塊設(shè)計(jì) 由于對(duì) UART 的發(fā)送模塊進(jìn)行驗(yàn)證的需要，我們?cè)O(shè)計(jì) UART 的測(cè)試模塊進(jìn)行輸出的驗(yàn)證。我們?cè)O(shè)計(jì)一個(gè)從 0 依次加 1 的功能模塊，如下 68 圖所示。 clk dat aout [7. .0]wrs igtes tuartins t 圖 68UART 測(cè)試模塊 對(duì)應(yīng)功能圖的仿真圖如下 69 圖所示。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 35 圖 69 UART 測(cè)試模塊仿真圖 由仿真圖 69 可知其結(jié)果與所設(shè)計(jì)的一致， UART 測(cè)試模塊得到驗(yàn)證。當(dāng)時(shí)鐘為 256 個(gè)時(shí)， dataout 自動(dòng)加 1。對(duì)應(yīng)的 VerilogHDL 代碼如下： always @(posedge clk) begin if(t==254) begin dataout=dataout+839。d1。 wrsig=139。b1。 t=839。d0。 end else begin wrsig=139。b0。 t=t+839。d1。 end end UART 的發(fā)送模塊設(shè)計(jì) 用 VerilogHDL 語(yǔ)言設(shè)計(jì) UART 的發(fā)送模塊功能， 圖 610 為發(fā)送模塊功能圖，如下圖所示。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 36 p a rity m o d e B 0 Param e te r V aluec lkdat ain[ 7. .0]wrs igidletxuart txins t3 圖 610UART 發(fā)送模塊功能 為驗(yàn)證其功能的正確性設(shè)計(jì)如下圖 611 的連接圖。 圖 611 UART 發(fā)送模塊 由 圖 611 導(dǎo)出的 仿真圖 612 可知其結(jié)果與所設(shè)計(jì)的一致， UART 發(fā)送模塊得到驗(yàn)證。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 37 圖 612UART 發(fā)送模塊仿真 其主要的功能實(shí)現(xiàn)代碼是如下： always @(posedge clk) begin if(send==139。b1) begin case(t) 839。d0: begin tx=139。b0。 idle=139。b1。 t=t+839。d1。 end 839。d16: begin tx=datain[0]。 presult=datain[0]^paritymode。 idle=139。b1。 t=t+839。d1。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 38 end ?? else begin tx=139。b1。 t=839。d0。 idle=139。b0。 end end UART 的接收模塊設(shè)計(jì) 用 VerilogHDL 語(yǔ)言設(shè)計(jì) UART 的接收模塊功能， 圖 613 為 UART 接收模塊功能圖。 p a r it y m o d e B 0 P a r a m e te r V a lu ec lkrxda t ao ut [ 7. . 0]rd s igda t ae rro rf ra m ee rro rua rt rxins t 2 圖 613 UART 接收模塊功能 為驗(yàn)證其功能的正確性設(shè)計(jì)如下圖 614 的連接圖。 洛陽(yáng)理工學(xué)院畢業(yè)設(shè)計(jì)（論文） 39 圖 614 UART 接收模塊設(shè)計(jì) 由 圖 614 的設(shè)計(jì)圖導(dǎo)出 仿真圖 615 可知