【導讀】基于FPGA的藍牙數(shù)據(jù)采集系統(tǒng)由下位機和上位機兩部分組成。監(jiān)控、存儲等功能，并向下位機發(fā)送命令。該系統(tǒng)主要實現(xiàn)現(xiàn)場數(shù)據(jù)高精度、高。速度實時采集，利用藍牙的無線傳輸特性實現(xiàn)數(shù)據(jù)的無線傳輸。成后續(xù)的相應處理工作。

　　

【正文】 )PCM_OUT(A2),PCM_IN(A1):接收或發(fā)送語音編碼信號 [1214]。 洛陽理工學院畢業(yè)設計（論文） 28 藍牙芯片操作 1. 芯片復位 Reset 該命令用于復位藍牙主控制器、鏈路管理器和無線設備。在復位完成后，藍牙設備進入待機模式。該命令完成后，主機將收到指令完成事件，如果參數(shù) Status=0x00,說明復位命令成功。另外，主機還需要設置藍牙主控制器的一些參數(shù)，所用到的 HCI 命令如下： (1)Read_Buffer_Size：該命令用來讀出從主機到主控制器發(fā)送 HCI、 ACI 和 SCO 數(shù)據(jù)分組的數(shù)據(jù)部分的最大值。 (2)Set_Event_Filter： 該命 令用來通過主機指定不同的事件過濾器，以便使主控制器只發(fā)送與主機有關的事件。 (3)Write_Scan_Enable：（只用于從設備）該命令通過設置參數(shù) Scan Enable,可將藍牙設備置于查詢掃描或呼叫掃描模式。 (4)Write_Voice_Setting：用于寫入語音連接的各種參數(shù)設置值。 (5)Write_Authentication_Enable：用于寫入 Write Authentication 的參數(shù)值，該參數(shù)可用于控制是否有本地設備在建立連接時鑒權遠程設備。 2. 查詢設備（ Inquiry） 該指令可使藍牙設備進入查詢模式，以用于搜索鄰近的藍牙設備。 每個應答查詢消息的藍牙設備都返回一個查詢結果事件，以報告該設備的藍牙地址（ BD_ADDR） 、呼叫掃描模式（ Page_Scan_Mode） 等參數(shù)。查詢結束后，主控制器將發(fā)送查詢完成事件（ Inquiry_Complete_Event） 信號，事件中的狀態(tài)參數(shù)可用于表示查詢是否成功。 3. 建立 ACL（異步不鏈接）鏈路（ Create_Connection） 該指令可使發(fā)起鏈接設備的鏈路管理器創(chuàng)建與指令參數(shù) BD_ADDR 指定的藍牙設備之間的相互鏈接。發(fā)起鏈接的 設備開始呼叫進程，以建立與處于呼叫掃描模式的其他藍牙設備的鏈接。當 LM 確定鏈接已經(jīng)建立起來時，建立鏈接的兩個藍牙設備的主控制器將分別向各自的主角發(fā)送鏈接完成事件指令（ Connecton_Complete_Event） 。如果該指令執(zhí)行成功，鏈接完成事件將包含連接句柄的標識符（唯一標示該鏈接的 12 位標識符）。在 ACL鏈接建立后，藍牙設備之間即可傳送 ACL 數(shù)據(jù)包。 4. 建立 SCO（同步面向鏈接）鏈路（ Add_SCO_Connection） 洛陽理工學院畢業(yè)設計（論文） 29 由于 SCO 鏈接一般采用預留的時隙來傳輸數(shù)據(jù)分組，因此該鏈接方式類似于電路 交換連接。它主要用于語音等實時信號的傳輸。該指令雖然能夠使藍牙設備創(chuàng)建 SCO 鏈接，但是 ， 其前提是設備之間的 ACL 鏈接已經(jīng)存在。 同 樣 ， 當 鏈 接 建立 后 ， 主 機 會 收 到 鏈 接 完 成 事 件的 指 示 信 息（ Connection_Complete_Event） 。這樣，在該指令執(zhí)行成功以后，系統(tǒng)即可通過芯片的 PCM 接口傳送語音信號。 5. 斷開連接（ Disconnect） 該指令主要用于終止現(xiàn)有鏈接，其指令參數(shù) Connection_Handle 主要用于決定要斷開哪個連接。斷開連接后，主機會收到鏈接斷開完成事件（ Disconnection_Complete_Event） 指令，其狀態(tài)參數(shù)可用于指示鏈接斷開是否成功 [17]。 UART 功能設計 通用異步收發(fā)器 UART 可以和各種標準串行接口，如 RS232 和 RS485等進行全雙工異步通訊，具有傳輸間隔遠、本錢低、可靠性高等優(yōu)點。一般 UART 由專用芯片如 8250,16450 來實現(xiàn)，但專用芯片引腳都較多，內含很多輔助功能，在實際使用時往往只需要用到 UART 的基本功能，使用專用芯片會造成資源浪費和本錢進步。 一般而言 UART 和外界通訊只需要兩條信號線 RXD 和 TXD，其中RXD 是 UART 的接 收端， TXD 是 UART 的發(fā)送端，接收與發(fā)送是全雙工形式。由于可編程邏輯器件技術的快速發(fā)展， FPGA 的功能日益強大，其開發(fā)周期短、可重復編程的優(yōu)點也越來越明顯，在 FPGA 芯片上集成 UART功能模塊并和其他模塊組合可以很方便地實現(xiàn)一個能與其他設備進行串行通訊的片上系統(tǒng)。 本系統(tǒng)使用 RS232 進行與藍牙芯片連接，而由于 RS232 的電氣特性與 FPGA 引腳不相同，因此它們之間不能直接相連，對于 RS232 的數(shù)據(jù)線，當為邏輯“ 1”時，對應電平是 15V~3V；當為邏輯“ 0”時，對應電平是 15V~3V。因此，與 FPGA 相連之前必須進行電平轉換，轉換原理如洛陽理工學院畢業(yè)設計（論文） 30 圖 62 所示 。 圖 62RS232 電平轉換原理 異步通訊時， UART 發(fā)送／接收數(shù)據(jù)的傳輸格式如 表 61 所示，一個字符單位由開始位、數(shù)據(jù)位、停止位組成。 表 61 異步通信字符傳輸格式 起始位 0 D0 D1 D2 D3 D4 D5 D6 D7 奇偶位 停止位 1 異步通訊的一幀傳輸經(jīng)歷以下步驟： 1. 無傳輸。發(fā)送方連續(xù)發(fā)送信號，處于信息 “1”狀態(tài) 2． 起始傳輸。發(fā)送方在任何時刻將傳號變成空號，即 “1”跳變到 “O”，并持續(xù) 1 位時間表明發(fā)送方開始傳輸數(shù)據(jù)。而 同時，接收方收到空號后，開始與發(fā)送方同步，并期看收到隨后的數(shù)據(jù) C2 + Vc c C 1 + C2 C1 T1out T1in R1in R1out T2out T2in R2in R2out V+ GND V DGND DGND DGND 洛陽理工學院畢業(yè)設計（論文） 31 3. 奇偶傳輸。數(shù)據(jù)傳輸之后是可供選擇的奇偶位發(fā)送或接收 4. 停止傳輸。最后是發(fā)送或接收的停止位，其狀態(tài)恒為 “1” 發(fā)送或接收一個完整的字節(jié)信息，首先是一個作為起始位的邏輯 “0”位，接著是 8 個數(shù)據(jù)位，然后是停止位邏輯 “1”位，數(shù)據(jù)線空閑時為高或 “1”狀態(tài)。起始位和停止位的作用是使接收器能把局部時鐘與每個新開始接收的字符再同步。異步通訊沒有可參照的時鐘信號，發(fā)送器可以隨時發(fā)送數(shù)據(jù)，任何時刻串 行數(shù)據(jù)到來時，接收器必須正確地發(fā)現(xiàn)起始位下降沿的出現(xiàn)時間，從而正確采樣數(shù)據(jù)。 設計時可參考由專用芯片實現(xiàn)的 UART 的功能并進行一定精簡，如可以用 FPGA 的片內 RAM 替換 UART 的 FIFO，不用單獨在 UART 模塊中實現(xiàn)。設計的基本原則是保存最主要的功能，基于 FPGA 的 UART 系統(tǒng)由波特率時鐘發(fā)生器、接收器和發(fā)送器 3 個子模塊組成，如圖 63 所示。 數(shù) 據(jù) 寄 存 器 移 位 寄 存 器控 制 邏 輯波 特 率 時 鐘 發(fā) 送 器控 制 邏 輯數(shù) 據(jù) 寄 存 器 移 位 寄 存 器數(shù) 據(jù) I / O 緩 存器R X DT X D 圖 63UART 功能框 MAX232 設計 由于 RS232 的電氣特性與 FPGA 引腳不相同， 因此它們之間不能直接相連，對于 RS232 的數(shù)據(jù)線，當為邏輯“ 1”時，對應電平是 15V~3V；洛陽理工學院畢業(yè)設計（論文） 32 當為邏輯“ 0”時，對應電平是 15V~3V。因此，需要在 RS232 與 FPGA連接之前用 MAX232 進行電平轉換， MAX232 模塊圖如圖 64 所示 。 圖 64MAX232 引腳 下圖 65 所示為 MAX232 模塊的具體連接應用 。 圖 65MAX232 功能應用 洛陽理工學院畢業(yè)設計（論文） 33 時鐘分頻 由于 UART 是異步傳輸，沒有傳輸同步時鐘。為了能保證數(shù)據(jù)傳輸?shù)恼_性， UART 采用 16 倍的數(shù)據(jù)波特率時鐘進行采樣。每個數(shù)據(jù)有 16 個時鐘采樣，取中間的采樣值，以保證采樣不會滑碼或誤碼。 用 VerilogHDL 設計功能圖如下圖 66 所示。 clk clkoutclkdivinst 圖 66 時鐘分頻 功能仿真圖如下圖 67 所示。 圖 67 時鐘分頻 仿真 由仿真圖可知其結果與所設計的一致，分頻模塊得到驗證。 對應的代碼如下： always @(posedge clk) begin if(t==1639。d12) begin clkout=139。b1。 洛陽理工學院畢業(yè)設計（論文） 34 t=t+1639。d1。 end else if(t==1639。d26) begin clkout=139。b0。 t=1639。d0。 end else begin t=t+1639。d1。 end end UART 的測試模塊設計 由于對 UART 的發(fā)送模塊進行驗證的需要，我們設計 UART 的測試模塊進行輸出的驗證。我們設計一個從 0 依次加 1 的功能模塊，如下 68 圖所示。 clk dat aout [7. .0]wrs igtes tuartins t 圖 68UART 測試模塊 對應功能圖的仿真圖如下 69 圖所示。 洛陽理工學院畢業(yè)設計（論文） 35 圖 69 UART 測試模塊仿真圖 由仿真圖 69 可知其結果與所設計的一致， UART 測試模塊得到驗證。當時鐘為 256 個時， dataout 自動加 1。對應的 VerilogHDL 代碼如下： always @(posedge clk) begin if(t==254) begin dataout=dataout+839。d1。 wrsig=139。b1。 t=839。d0。 end else begin wrsig=139。b0。 t=t+839。d1。 end end UART 的發(fā)送模塊設計 用 VerilogHDL 語言設計 UART 的發(fā)送模塊功能， 圖 610 為發(fā)送模塊功能圖，如下圖所示。 洛陽理工學院畢業(yè)設計（論文） 36 p a rity m o d e B 0 Param e te r V aluec lkdat ain[ 7. .0]wrs igidletxuart txins t3 圖 610UART 發(fā)送模塊功能 為驗證其功能的正確性設計如下圖 611 的連接圖。 圖 611 UART 發(fā)送模塊 由 圖 611 導出的 仿真圖 612 可知其結果與所設計的一致， UART 發(fā)送模塊得到驗證。 洛陽理工學院畢業(yè)設計（論文） 37 圖 612UART 發(fā)送模塊仿真 其主要的功能實現(xiàn)代碼是如下： always @(posedge clk) begin if(send==139。b1) begin case(t) 839。d0: begin tx=139。b0。 idle=139。b1。 t=t+839。d1。 end 839。d16: begin tx=datain[0]。 presult=datain[0]^paritymode。 idle=139。b1。 t=t+839。d1。 洛陽理工學院畢業(yè)設計（論文） 38 end ?? else begin tx=139。b1。 t=839。d0。 idle=139。b0。 end end UART 的接收模塊設計 用 VerilogHDL 語言設計 UART 的接收模塊功能， 圖 613 為 UART 接收模塊功能圖。 p a r it y m o d e B 0 P a r a m e te r V a lu ec lkrxda t ao ut [ 7. . 0]rd s igda t ae rro rf ra m ee rro rua rt rxins t 2 圖 613 UART 接收模塊功能 為驗證其功能的正確性設計如下圖 614 的連接圖。 洛陽理工學院畢業(yè)設計（論文） 39 圖 614 UART 接收模塊設計 由 圖 614 的設計圖導出 仿真圖 615 可知