畢業(yè)論文-基于fpga通用數(shù)據(jù)采集測試系統(tǒng)的設計-資料下載頁
2025-11-01 10:20本頁面
【導讀】一些現(xiàn)代電子系統(tǒng)，如高分辨率遙感圖像，星載合成孔徑雷達，戰(zhàn)略相控雷達，都面臨高速、大容量數(shù)據(jù)流的運算與處理問題。作戰(zhàn)管理/指揮、控制、通信。關的運動補償相當復雜，實時運算速度要求高達1011次/秒量級。再現(xiàn)原始信號，以便對其進行分析和處理。計算機技術一起構成了現(xiàn)代檢測技術的基礎。近年來，微電子技術突飛猛進地發(fā)展，已能提供各種新型的數(shù)據(jù)采集部件。下，必須采用高速數(shù)據(jù)采集技術才能滿足信息處理的實時性與準確性。術與計算機的飛速發(fā)展和普及應用，高速數(shù)據(jù)采集越來越顯示出其重要性。身在不斷地進行更新?lián)Q代。計周期最短，開發(fā)費用最低，和風險最小的器件之一。⑤FPGA采用高速度CHMOS. 人員可以使用的的邏輯單元高達從5292個到20萬。1986年，IEEE致力于VHDL語言的標準化工作，為此成立了VHDL語言標準化小組。所有為美國國防部設計的ASIC產(chǎn)品必須采用VHDL語言來進行描述。IEEE1076標準被修訂，更新為新的VHDL語言標準IEEE1164。成為VHDL語言的綜合標準。
【正文】 11 downto 0)。 signal d_channela1 : std_logic。 本科畢業(yè)設計 說明書 第 27 頁 共 33 頁 begin f_data=data。 addra=d_addra。 wrfifo=d_wrfifo。 clk=fosc/100=100KHz p1: process(fosc, glrn, start) begin if glrn=39。039。 or start=39。139。 then count=0000000。 elsif fosc 39。 event and fosc=39。139。 then if count=124 then count=0000000。 else count=count+1。 end if。 end if。 end process p1。 produce AD start p2: process(fosc, glrn) begin if glrn=39。039。 then clk=39。139。 elsif fosc 39。 event and fosc=39。139。 then if (count=10) and (count=30) then startad time pulse t=1us clk=39。039。 else clk=39。139。 end if。 end if。 本科畢業(yè)設計 說明書 第 28 頁 共 33 頁 end process p2。 produce channel convert channel=d_channel。 channela1=d_channela1。 p3: process(fosc, glrn) begin if glrn=39。039。 then d_channel=0000。 d_channela1=39。139。 elsif fosc 39。 event and fosc=39。139。 then if count=35 and d_channel1111 then d_channel=d_channel+1。 elsif d_channel=1111 then d_channel=0000。 d_channela1=39。139。 end if。 end if。 end process p3。 AD data sample p5: process(fosc) begin if glrn=39。039。 then mark=0000。 else if fosc 39。 event and fosc=39。139。 then if count=40 then fifod=f_data(11 downto 4)。 fifod=01010101； elsif count=80 then 本科畢業(yè)設計 說明書 第 29 頁 共 33 頁 fifod(7 downto 4)=f_data(3 downto 0)。 fifod(3 downto 0)=d_channel。 fifod=10101010。 end if。 end if。 end if。 end process p5。 write fifo data p6: process(fosc, glrn) begin if glrn=39。039。 then d_wrfifo=39。139。 elsif fosc 39。 event and fosc=39。139。 then if (count41) and (count45) then d_wrfifo=39。039。 elsif (count81) and (count85) then d_wrfifo=39。039。 else d_wrfifo=39。139。 end if。 end if。 end process p6。 write fifo data p7: process(fosc, glrn) begin if glrn=39。039。 then d_addra=0000000000。 elsif fosc 39。 event and fosc=39。139。 then if count=46 then 本科畢業(yè)設計 說明書 第 30 頁 共 33 頁 d_addra=d_addra+1。 elsif count=86 then d_addra=d_addra+1。 end if。 end if。 end process p7。 end Behavioral。 本科畢業(yè)設計 說明書 第 31 頁 共 33 頁 附錄 B 電路原理圖 本科畢業(yè)設計 說明書 第 32 頁 共 33 頁 參考文獻 [1] 沈蘭芬，《高速數(shù)據(jù)采集系統(tǒng)的原理與應用》，北京：人民郵電出版社， 1995 [2] 肖冰，安德寧，《數(shù)字電路與邏輯設計實驗技術》，北京：北京郵電大學出版社，2020， 5： P6 [3] 楊恒，李愛國，王輝，《 FPGA/CPLD 最新實用技術指南》，北京，電子工業(yè)出版社， 1994， 8： P913 [4] 徐志軍，徐光輝，《 FPGA 技術及其應用》，西安，西安電子科技大學出版社，2020， 2： P28 [5] 張承學，劉延華，《 FPGA 在高速數(shù)據(jù)采集系統(tǒng)中的應用》， 2020， 2： P7577 [6] 李啟炎，李唯波，《基于 FPGA，和 FIFO 的多通道數(shù)據(jù)采集系統(tǒng)的研究》， 2020，6： P7577 [7] 汪友寶，馬佩軍，《基于 FPGA 的容錯存儲器的設計實現(xiàn)》， 2020， 4： P46 [8] 夏明威，《選用 PLD 的考慮因素》 2020， 7； P58， P67 [9] 高輝，崔文進，《可編程邏輯器件在電路設計中的應用》， 2020， 10： P1920 [10] 張凱，林偉，《 VHDL 實例剖析》，北京：國防工業(yè)出版社， 2020， 5： P28 [11] 趙俊超，《集成電路設計 VHDL 教程》，北京：北京希望電子出版社， 2020 [12] （美） Kevin Skahill 編著 ，《可編程邏輯系統(tǒng)的 VHDL 設計技術》，朱明程，南京：東南大學出版社， 1998， 4； P79 [13] Analog Devices , Data conversion Seminar ,1982 [14] Analog Devices, Data conversion products databook, 1989 [15] Analog Devices, High speed design seminar,1989 [16] Analog Devices, Insteumentation and signal conditioning,1983 本科畢業(yè)設計 說明書 第 33 頁 共 33 頁 致謝 本次設計為多通道同步高速采集系統(tǒng)的研制，由于本人以前在這方面沒有太多的知識準備，所以真正設計的時候遇到了很多困難，也犯了很多錯誤，還好及時的得老師和同學的幫助才使得本次設計得以順利的完成，在這里我首先要感謝指導老師楊玉華，其次是感謝在此次設計中給了我很大幫助的周治良，喬慧，趙純?nèi)煌瑢W，也可以這么說也正是由于得到了他們的幫助才使得這次設計能夠得以完成，最后再說一聲謝謝！
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