【導(dǎo)讀】或撰寫的成果作品。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。有關(guān)學(xué)位論文管理部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。數(shù)據(jù)采集系統(tǒng)并完成對(duì)關(guān)心好的實(shí)時(shí)監(jiān)測(cè)。還要調(diào)查其目前的應(yīng)用領(lǐng)域，及其在。則是使用光敏染料分子來捕獲光子的能量。與此同時(shí)，將FPGA得到的數(shù)據(jù)進(jìn)行顯示或打印，以便實(shí)現(xiàn)對(duì)某些物理量的監(jiān)。數(shù)據(jù)采集器的研制在國(guó)外已經(jīng)相當(dāng)成熟，而且數(shù)據(jù)采集器的種類也不斷增多，數(shù)字信號(hào)的處理，另外4路可以用于報(bào)警輸入。精度不夠，一般只有2%，為此需要設(shè)計(jì)一個(gè)精度高成本低的數(shù)據(jù)采集系統(tǒng)。題目通過學(xué)生的努力，能在規(guī)定時(shí)間完成，并達(dá)到預(yù)期的目標(biāo)。

　　

【正文】 數(shù)據(jù)，所需要發(fā)送的信號(hào)是： 第一個(gè)字節(jié)： 0b10010001（前七位 I2C 地址后接一讀位）。 第二個(gè)字節(jié)：就是接收轉(zhuǎn)換寄存器中的 MSB 的相應(yīng)。 第三個(gè)字節(jié)：就是接收轉(zhuǎn)換寄存器中的 LSB 的相應(yīng)。 通過以上 9 個(gè)字節(jié)數(shù)據(jù)的發(fā)送就可以得到我們想要的數(shù)據(jù)的結(jié)果，實(shí)現(xiàn)了數(shù)據(jù)信號(hào)的采集。 LCD1602 驅(qū)動(dòng)設(shè)計(jì) 我們使用 LCD1602 是用他來進(jìn)行數(shù)據(jù)得到數(shù)據(jù)的顯示，在編寫 LCD1602 的驅(qū)動(dòng)時(shí)序前首先知道他的引腳是什么作用，以及 LCD1602 是怎樣工作的。 LCD 引腳圖： 圖 44 LCD1602 引腳圖 引腳接口說明表： 1602LCD 采用標(biāo)準(zhǔn)的 14 腳（無背光）或 16 腳（帶背光）接口，各引腳接口說明如下 表所示 ： 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 20 表 43： LCD 引腳說明 編號(hào) 符號(hào) 引腳說明 編號(hào) 符號(hào) 引腳說明 1 VSS 電源地 9 D2 數(shù)據(jù) 2 VDD 電源正極 10 D3 數(shù)據(jù) 3 VL 液晶顯示偏壓 11 D4 數(shù)據(jù) 4 RS 數(shù)據(jù) /命令選擇 12 D5 數(shù)據(jù) 5 R/W 讀 /寫選擇 13 D6 數(shù)據(jù) 6 E 使能信號(hào) 14 D7 數(shù)據(jù) 7 D0 數(shù)據(jù) 15 BLA 背光源正極 8 D1 數(shù)據(jù) 16 BLK 背光源負(fù)極 第 1 腳： VSS 為地電源。 第 2 腳： VDD 接 5V 正電源。 第 3 腳： VL 為液晶顯示器對(duì)比度調(diào)整端，接正電源時(shí)對(duì)比度最弱，接地時(shí)對(duì)比度最高，對(duì)比度過高時(shí)會(huì)產(chǎn)生 “鬼影 ”，使用時(shí)可以通過一個(gè) 10K 的電位器調(diào)整對(duì)比度。 第 4 腳： RS 為寄存器選擇，高電平時(shí)選擇數(shù)據(jù)寄存器、低電平時(shí)選擇指令寄存器。 第 5 腳： R/W 為讀寫信號(hào)線，高電平時(shí)進(jìn)行讀操作，低電平時(shí)進(jìn)行寫操作。當(dāng) RS和 R/W 共同為低電平時(shí)可以寫入指令或者顯示地址，當(dāng) RS 為低電平 R/W 為高電平時(shí)可以讀忙信號(hào)，當(dāng) RS 為高電平 R/W 為低電平時(shí)可 以寫入數(shù)據(jù)。 第 6 腳： E 端為使能端，當(dāng) E 端由高電平跳變成低電平時(shí)，液晶模塊執(zhí)行命令。 第 7～ 14 腳： D0～ D7 為 8 位雙向數(shù)據(jù)線。 第 15 腳：背光源正極。 第 16 腳：背光源負(fù)極。 在了解引腳圖之后再看看 LCD1602 液晶模塊內(nèi)部的控制器共有 11 條控制指令，如下 表所示： 表 44： LCD1602 指令說明 序號(hào) 指令 RS R/W D7 D6 D5 D4 D3 D2 D1 D0 1 清顯示 0 0 0 0 0 0 0 0 0 1 2 光標(biāo)返回 0 0 0 0 0 0 0 0 1 * 3 置輸入模式 0 0 0 0 0 0 0 1 I/D S 4 顯示開 /關(guān)控制 0 0 0 0 0 0 1 D C B 5 光標(biāo)或字符移位 0 0 0 0 0 1 S/C R/L * * 6 置功能 0 0 0 0 1 DL N F * * 7 置字符發(fā)生存貯器地址 0 0 0 1 字符發(fā)生存貯器地址 8 置數(shù)據(jù)存貯器地址 0 0 1 顯示數(shù)據(jù)存貯器地址 9 讀忙標(biāo)志或地址 0 1 BF 計(jì)數(shù)器地址 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 21 10 寫數(shù)到 CGRAM 或DDRAM） 1 0 要寫的數(shù)據(jù)內(nèi)容 11 從 CGRAM 或 DDRAM讀數(shù) 1 1 讀出的數(shù)據(jù) 內(nèi)容 1602 液晶模塊的讀寫操作、屏幕和光標(biāo)的操作都是通過指令編程來實(shí)現(xiàn)的。（說明：1 為高電平、 0 為低電平） 。 指令 1：清顯示，指令碼 01H,光標(biāo)復(fù)位到地址 00H 位置。 指令 2：光標(biāo)復(fù)位，光標(biāo)返回到地址 00H。 指令 3：光標(biāo)和顯示模式設(shè)置 I/D：光標(biāo)移動(dòng)方向，高電平右移，低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效，低電平則無效。 指令 4：顯示開關(guān)控制 D：控制整體顯示的開與關(guān)，高電平表示開顯示，低電平表示關(guān)顯示 C：控制光標(biāo)的開與關(guān)，高電平表示有光標(biāo)，低電平表示無光標(biāo) B：控制光標(biāo)是否閃爍 ，高電平閃爍，低電平不閃爍。 指令 5：光標(biāo)或顯示移位 S/C：高電平時(shí)移動(dòng)顯示的文字，低電平時(shí)移動(dòng)光標(biāo)。 指令 6：功能設(shè)置命令 DL：高電平時(shí)為 4 位總線，低電平時(shí)為 8 位總線 N：低電平時(shí)為單行顯示，高電平時(shí)雙行顯示 F: 低電平時(shí)顯示 5x7 的點(diǎn)陣字符，高電平時(shí)顯示5x10 的點(diǎn)陣字符。 指令 7：字符發(fā)生器 RAM 地址設(shè)置。 指令 8： DDRAM 地址設(shè)置。 指令 9：讀忙信號(hào)和光標(biāo)地址 BF：為忙標(biāo)志位，高電平表示忙，此時(shí)模塊不能接收命令或者數(shù)據(jù)，如果為低電平表示不忙。 指令 10：寫數(shù)據(jù)。 指令 11：讀數(shù)據(jù)。 在知道 LCD1602 的引腳圖和內(nèi)部指令操作之后，我們就可以知道用 Verilog 編寫程序需要的時(shí)序圖如下： 圖 45 LCD 驅(qū)動(dòng)時(shí)序圖 在數(shù)據(jù)顯示過程中，首先得從 FPGA 得到我們想要的溫度數(shù)據(jù)，然后再利用 FPGA對(duì) 1602 進(jìn)行時(shí)鐘上的操作使 LCD 能夠顯示想要的數(shù)據(jù)。在這個(gè)過程之中他不是像之前的兩個(gè)驅(qū)動(dòng)都是通過 SCL 和 SDA 信號(hào)來進(jìn)行控制的，而是 FPGA 開發(fā)板上 具有的模塊，武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 22 所以要就只要按照上圖的時(shí)序來進(jìn)行 Verilog 語言編寫就可以了。 首先我們給出一個(gè) FPGA 的一個(gè)驅(qū)動(dòng)模塊然后再給出整個(gè)調(diào)用這個(gè)模塊，在驅(qū)動(dòng)LCD 時(shí)候是這樣定義接口的： module lcd1602_drive( input clk, // 50MHz 時(shí)鐘 input rst_n, // 復(fù)位信號(hào) // LCD1602 Input Value input [127:0] row1_val, // 第一行字符 input [127:0] row2_val, // 第二行字符 // LCD1602 Interface output reg [ 7:0] lcd_data, // 數(shù)據(jù)總線 output lcd_e, // 使能信號(hào) output reg lcd_rs, // 指令、數(shù)據(jù)選擇 output lcd_rw // 讀、寫選擇 )。 然后通過在頂層程序中調(diào)用這個(gè)模塊而達(dá)到能夠?qū)崿F(xiàn)我們想要的把 FPGA 中的溫度數(shù)據(jù)信號(hào)加載到 LCD 上，實(shí)現(xiàn)數(shù)據(jù)處理和顯示的功能。武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 23 5 總結(jié) 這次設(shè)計(jì)的主要目的是通過 FPGA 來實(shí)現(xiàn)光纖溫度傳感測(cè)試出某一點(diǎn)的溫度，但是在這次畢業(yè)設(shè)計(jì)當(dāng)中焊接了電路板，寫出了驅(qū)動(dòng)的程序，但是沒有把實(shí)驗(yàn)板調(diào)試成功。 在這次設(shè)計(jì)中，做的 I2C 協(xié)議程序，和 DAC8571 的驅(qū)動(dòng)， ADS1115 的驅(qū)動(dòng)，以及LCD1602 的驅(qū)動(dòng)。 I2C 協(xié)議的仿真圖： 圖 51 I2C 協(xié)議的仿真圖 由圖中的的 SCL 信號(hào)和 SDA 信號(hào)我們可 以知道 SCL 信號(hào)是由時(shí)鐘信號(hào)直接分頻而來的，而 SDA 信號(hào)則因?yàn)闆]有地址信號(hào)而沒有輸出只有高電平。 DAC8571 驅(qū)動(dòng)的仿真圖： 圖 52 DAC8571 的仿真圖 圖中 SCL 信號(hào)為時(shí)鐘信號(hào)的 500 倍分頻信號(hào)，而 SDA 信號(hào)輸出的是 10011000，由于第九個(gè)信號(hào)沒有應(yīng)答所以就一直保持低電平。但是由于低電平這是持續(xù)一個(gè) byte，之后 fpga 就開始了結(jié)束信號(hào)，變成了高電平。 ADS1115 驅(qū)動(dòng)的仿真圖： 圖 53 ADS1115 驅(qū)動(dòng)的仿真圖 圖中 SCL 信號(hào)為時(shí)鐘信號(hào)的 500 倍分頻信號(hào)，而 SDA 信號(hào)輸出的 是 10010000，由于第九個(gè)信號(hào)沒有應(yīng)答所以就一直保持低電平。但是由于低電平這是持續(xù)一個(gè) byte，之后 fpga 就開始了結(jié)束信號(hào)，變成了高電平。 雖然這個(gè)仿真圖是出來了，焊接了電路板，電路還是沒有驅(qū)動(dòng)成功，這是一個(gè)用了比較多的器件的一個(gè)電路圖，我認(rèn)真的檢查過焊接過的電路圖，但是沒有找出問題，所以說調(diào)試一個(gè)硬件電路是比較麻煩耗時(shí)，而且讓人很煩躁的一件事情。希望有人接著我的后續(xù)工作，把這個(gè)實(shí)驗(yàn)做出來。 武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 24 從這次我做的工作來看，其接線都是通過 SCL 和 SDA 兩根線連接的，所以在硬件方面的集成性是比較高的，由于實(shí)驗(yàn)結(jié)果 沒有出來，不能看到其處理速度方面的優(yōu)勢(shì)。在軟件實(shí)施方面它相對(duì)于 ARM 和單片機(jī)都難一點(diǎn)，但是他在時(shí)間的控制方面精確多了。 此外通過這次畢業(yè)論文，我覺得我對(duì)基于 FPGA 的光電數(shù)據(jù)采集和處理的設(shè)計(jì)有了比較好了解，對(duì)我這次論文中所用時(shí)間的分配不是很好導(dǎo)致最后有點(diǎn)匆忙，在這次設(shè)計(jì)之中我覺得我還是有許多感想的。 首先，對(duì)于光電數(shù)據(jù)采集系統(tǒng)我有了個(gè)比較大概的了解，知道國(guó)內(nèi)階段可能的狀況，可能也許是通過網(wǎng)絡(luò)文章的問題可能與實(shí)際情況有一定的差距，國(guó)外在光電采集器方面比國(guó)內(nèi)要先進(jìn)但是價(jià)格是比較昂貴的，然后就是國(guó)內(nèi)的光電采集器價(jià) 格比較便宜但是在精度方面有所欠缺，所以我們需要通過設(shè)計(jì)一些方案來改變現(xiàn)狀，找準(zhǔn) FPGA 的高速和集成性高來進(jìn)行光電數(shù)據(jù)采集和處理。然后就得需要我去學(xué)習(xí)一門新的語言 VeilogHDL，因?yàn)槲矣X得在大學(xué)期間學(xué)習(xí)能力是最重要的，不管是什么時(shí)候我們可以用原有的語言來實(shí)現(xiàn)這個(gè)系統(tǒng)的操作，但是通過對(duì)多種語言的學(xué)習(xí)可以使我們更加了解他們的之間的差別，這樣對(duì)于自身的發(fā)展更加有利。而且以前學(xué)習(xí)過 VHDL 語言，對(duì)于學(xué)習(xí) Veilog 語言也是一個(gè)基礎(chǔ)，使我容易上手，然后就是理解中語言的設(shè)計(jì)思路，在 Veilog 語言中他有的是硬件連接， 可以用時(shí)鐘信號(hào)來處理很多問題，不像 C 語言那樣可以直接給出串行數(shù)據(jù)，在這我們只有根據(jù)時(shí)鐘信號(hào)一個(gè)一個(gè)數(shù)據(jù)的來處理我們想要發(fā)送的信號(hào)。 FPGA 在時(shí)序的控制精度是相當(dāng)高的，可以達(dá)到 10 個(gè) ns，所以對(duì)于比較精確的時(shí)間控制器件例如 CCD 的控制是相當(dāng)重要的。在讀 DATASHEET 這個(gè)方面我有了很大的進(jìn)步，因?yàn)槿绻蛔x懂，器件的操作是完全不知道的，我費(fèi)了很大的力氣。在于寫論文這個(gè)方面，要多和老師交流自己才能確定方向，知道自己應(yīng)該在什么方向上努力，而且不要把事情看得很簡(jiǎn)單，其實(shí)每一件復(fù)雜的東西都是由于簡(jiǎn)單的東西構(gòu)成的，由于 在工作考研上面的不順利，我在畢業(yè)設(shè)計(jì)上的時(shí)間相對(duì)較少，所以做的比較匆忙，以至于東西做的有些粗糙。我覺得自己最大的一個(gè)缺點(diǎn)就是很少和人交流，不懂的地方喜歡自己慢慢弄，這樣很是影響做事效率，雖然經(jīng)歷過挫折，最后還是把畢業(yè)設(shè)計(jì)給弄完了。 在畢業(yè)設(shè)計(jì)的這段時(shí)間里，我學(xué)到了很多的東西，在以后生活中我會(huì)永遠(yuǎn)的記住我在大學(xué)所學(xué)到的東西，永遠(yuǎn)保持一種不斷思考，不斷進(jìn)步，能夠吃苦耐勞，也要講求方式方法的生活習(xí)慣。武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 25 參考文獻(xiàn) [1] 王天明 ． 多通道通用數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) [M]． 碩士學(xué)位論文 ． 哈爾濱：哈爾濱工程大學(xué)， 20xx． [2] Min Li， Yulin Li． A Fiber optic Temperaturre Sensor based on Interaction of Temperaturedepengdant Refractive Index and Absorption of Germanium Film[J]． 20xx. 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