【文章內(nèi)容簡介】 管，由于其響應頻率很高，速度快又比較容易實現(xiàn)。所以其對應的電路圖是： 圖 26 PIN 光電二極管的電路圖及其放大電路 至此講解了傳感器的三個模塊： DAC8571， LD， Ge 薄膜， PIN 光電二極管，以及一些用于電路信號放大的電路圖。通過這三個模塊就能夠得到我們想要的信號外界一些參量的電信號。然而 FPGA 不能夠 識別模擬信號所以需要把電信號轉(zhuǎn)化成數(shù)字信號。因此需要一個模數(shù)轉(zhuǎn)換器。 模數(shù)模塊 模數(shù)轉(zhuǎn)換器有許多種，一種經(jīng)濟節(jié)約型，例如 ADC0809，另一種是高精度型，例如ADS1115。下面就這兩種類型的模數(shù)轉(zhuǎn)換器做一下對比。 ADC0809 這是大家在大學期間第一個學到的 ADC 器件，所以就首先來談論一下他的特點。ADC0809 是 8 位的逼近式 A/D 轉(zhuǎn)換器，其內(nèi)部有一個 8 通道的多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通 8 路模擬輸入信號中的一個進行 A/D 轉(zhuǎn)換，是目前國內(nèi)應用最廣泛的 8 位通用 A/D 芯片 [4]。他的一些主要特性如下： 1） 8 路輸入通道， 8 位 A/D 轉(zhuǎn)換器，即分辨率為 8 位。 2）具有轉(zhuǎn)換起?？刂贫恕? 武漢理工大學畢業(yè)設計（論文） 7 3）轉(zhuǎn)換時間為 100μs(時鐘為 640kHz 時 )， 130μs（時鐘為 500kHz 時） 。 4）單個 +5V 電源供電 。 5）模擬輸入電壓范圍 0～ +5V，不需零點和滿刻度校準。 6）工作溫度范圍為 40～ +85 攝氏度 。 7）低功耗，約 15mW。 ADS1115 ADS1115 是業(yè)內(nèi)尺寸最小的 16 位 ADC， ADS1115 在節(jié)省空間方面擁有無可比擬的優(yōu)勢， 它增加了產(chǎn)品的可集成性 。 而且它是 專為實現(xiàn)精密、高功效且簡便 的系統(tǒng)設計的 ，ADS1115 能夠以高達 860SPS 的可編程數(shù)據(jù)數(shù)率執(zhí)行轉(zhuǎn)換，電流消耗僅為 150181。A（典型值），工作電壓低至 2V[5]。 它的主要特性如下： 1） QFN (RUG) 封裝： x x 2） 數(shù)據(jù)數(shù)率： 8 – 860SPS 3） 電源電流： 150181。A（典型值） 4） 電源電壓： – 5） 片上集成： 6)振蕩器和低漂移基準 7)偏移電壓： 100181。V 8） 擴展溫度范圍： 40176。C 至 +125176。C 由上面兩種 ADC0809 和 ADS1115 的一些特性的了解我們可以知道，我們這個設計應該選擇 ADS1115。有如下幾個主要的原因： 1）它是 16 位的 ADC，所以它的精度會更加高。 ADC0809 的精度是 8 位。 2）它是 I2C 器件，可以通過 I2C 協(xié)議來實現(xiàn)驅(qū)動，方便集成處理； 3）它使用的溫度范圍是 40176。C 至 +125176。C；而 ADC0809 只能在 40176。C 至 +80176。C 4）在實驗的時候我們要盡量的獲得更加精確實驗數(shù)據(jù)才能夠更好的減少批量生產(chǎn)的價格。 因為這是實驗可以選擇比較貴而且比較好的 ADC，如果到了實際的使用之中就要根據(jù)實際的應用環(huán) 境來選擇我們需要的器件，以達到我們對特殊環(huán)境的要求。至此選擇出了模數(shù)轉(zhuǎn)換器是 ADS1115。然后對其進行電路圖的設計如下： 武漢理工大學畢業(yè)設計（論文） 8 圖 27 ADS1115 的電路圖設計 顯示模塊 顯示模塊在 FPGA 的開發(fā)板自帶了，基于方便考慮所以我們就直接選用 FPGA 上面的 LCD1602。所以方便使用和集成。除此之外，它還有一些其他的優(yōu)點： 1） 顯示質(zhì)量高 由于液晶顯示器每一個點在收到信號后就一直保持那種色彩和亮度，恒定發(fā)光，而不像陰極射線管顯示器（ CRT）那樣需要不斷刷新新亮點。因此，液晶顯示器畫質(zhì)高且不會閃爍。 2） 數(shù)字式接口 液晶顯示器都是數(shù)字式的，和 FPGA 系統(tǒng)的接口更加簡單可靠，操作更加方便。 3） 體積小、重量輕 液晶顯示器通過顯示屏上的電極控制液晶分子狀態(tài)來達到顯示的目的，在重量上比相同顯示面積的傳統(tǒng)顯示器要輕得多。 4） 功耗低 相對而言，液晶顯示器的功耗主要消耗在其內(nèi)部的電極和驅(qū)動 IC 上，因而耗電量比其它顯示器要少得多 [67]。武漢理工大學畢業(yè)設計（論文） 9 3 FPGA 可編程邏輯器件 在本設計中的主要的重點就是 FPGA，需要用它來驅(qū)動 ADS1115 和 DAC8571，雖然用它實現(xiàn)的功能不是很多，用它實現(xiàn)的功能一個是 I2C 協(xié)議中的讀信 號，另外一個是 I2C 協(xié)議中的寫信號，但是由于 FPGA 芯片的可復制性比較高，它運行程序可以并行運行，所以如果需要再用多加個模塊的時候，就可以直接加到 FPGA 芯片之中，這樣就可以增加系統(tǒng)的集成性和可操作性。從而大大簡化了電路板的復雜程度。下面介紹一下他的結(jié)構(gòu)、特點以及設計方法。 FPGA 簡介 在可編程邏輯器件芯片內(nèi)部，按一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件。使用者可利用特定的計算機開發(fā)工具（軟件包和硬件電路、編程電纜）對其進行加工，即按設計要求將這些芯片內(nèi)部的元件連接起來（此過程稱為編程或 設置），使之實現(xiàn)完成某個數(shù)字邏輯電路或系統(tǒng)的功能，成為一個可在實際電子系統(tǒng)中使用的專用集成電路（ ASIC）隨著集成電路工藝的日臻完善，集成度急劇攀升，功能日益強大?？删幊踢壿嬈骷V闊的應用前景備受業(yè)內(nèi)人士的矚目。由于其內(nèi)部結(jié)構(gòu)的不同，目前應用較廣泛的有 CPLD 和 FPGA。 目前，很多學校和公司都開發(fā)了可編程邏輯器件實驗板，這些實驗板上采用了如下幾個公司的產(chǎn)品： Xilinx 公司，主要產(chǎn)品為 FPGA 和 CPLD，目前各學校和公司制做實驗板的常用芯片為 FPGA 4000 系列， Spartan XCS05 和 XC95108 系列 CPLD。 Lattice 公司 該公司已經(jīng)和 AMD 公司合并，該公司生產(chǎn) GAL 和 CPLD 產(chǎn)品，目前各學校和各公司制作實驗板的常用芯片為 ISP1016 和可編程開關(guān) GDS14.。 AMD 公司，該公司生產(chǎn)MACH 系列產(chǎn)品，常用芯片為 MACH4128 和 MACH211SP15JC。 Altera 公司，該公司生產(chǎn) FPGA 和 EPLD，常用芯片為 EPLD7000 系列產(chǎn)品 7128 和 FPGA10K 系列產(chǎn)品10K10Lattice 公司 介紹： Lattice 是 ISP（在線可編程）技術(shù)的發(fā)明者， ISP 技術(shù)極大的促進了 PLD 產(chǎn)品的發(fā)展， 80 年代和 90 年代初是其黃金時期，但很快被 Xilinx， Altera 超過。與 ALTERA 和 XILINX 相比，其開發(fā)工具比略遜一籌。中小規(guī)模 PLD 比較有特色，種類齊全。 99 年收購 Vantis（原 AMD 子公司） ,20xx 年收購 Lucent 微電子的 FPGA 部門，是世界第三大可編程邏輯器件供應商。目前 Lattice 公司在上海設有研發(fā)部門 [8]。 FPGA 基本內(nèi)部構(gòu)造及功能分析 FPGA 是可編程邏輯器件，屬于特殊 ASIC 芯片的一類，是在 PAL、 GAL 等可編程邏輯器件基礎上發(fā)展起來的。同以往的 PAL、 GAL 等相比較 :FPGA 的規(guī)模比較大，適合于時序、組合邏輯等電路應用場合，可以替代幾十塊甚至上百塊通用分立 IC 芯片，武漢理工大學畢業(yè)設計（論文） 10 盡管 FPGA 以及其它類型的 PLD 器件的結(jié)構(gòu)各有其特點和處，但是概括起來它都是由三大部分組成的 : 1）一個二維的邏輯塊陣列，構(gòu)成 CPLD 器件的邏輯組成核心。 2）輸入 /輸出模塊。 3）連接邏輯塊的互聯(lián)資源，連線資源由各種長度的線段組成，也包括用于連接邏輯塊之間，邏輯塊與輸入輸出部分的可編程連接開關(guān)。 圖 31 FPGA 內(nèi)部結(jié)構(gòu)圖 同樣，還有一個時鐘電路用于驅(qū)動時鐘信號到每一個邏輯 模塊中的每一個觸發(fā)器。另外，還可能有額外的邏輯資源，像 ALU、存儲器和譯碼器 [9]。 可編程邏輯塊陣列 可配置邏輯模塊（ CLB）包含了 FPGA 的可編程邏輯。典型的 CLB，它包含了用于任意組合邏輯函數(shù)的 RAM；還包含了用于鐘控存儲單元的觸發(fā)器和多路選擇器，這樣就便于在模塊中為邏輯電路布線以及模塊內(nèi)部的邏輯電路與外部資源之間的布線連接。這些多路選擇器還允許極性的選擇、復位輸入和清除輸入選擇。 注意，邏輯輸出不需要通過觸發(fā)器。設計者可以利用一個 CLB 產(chǎn)生簡單的組合邏輯。正因為如此，多個 CLB 能夠，而且 經(jīng)常被連接在一起，以實現(xiàn)復雜的布爾邏輯。 FPGA的這種優(yōu)于 CPLD 的優(yōu)點，意味著設計者能夠用幾個 CLB 串聯(lián)在一起來實現(xiàn)非常復雜的邏輯。不幸的是，在一個 FPGA 中傳遞時是全部延時的總量。因此這個優(yōu)點也導致了所做的設計在速度方面的全面下降 [10]。 可編程輸入 /輸出塊 可配置 I/O 模塊適用于將信號傳送到芯片上，然后再將信號傳出芯片。輸出緩沖器B1 有可編程的控制器，它們可以是緩沖器成為三態(tài)或集電極開路狀態(tài)，并且可控制緩沖器的輸出擺率。這些控制端允許 FPGA 輸出到大多數(shù)標準的 TTL 或 CMOS 器件。輸入武漢理工大學畢業(yè)設計（論文） 11 緩 沖器 B2 能夠被編程為不同的輸出閾值電壓。典型的閾值電壓為 TTL 或 CMOS 電平，以便于和 TTL 或 CMOS 器件相接口。在每一個引腳上的輸入和輸出緩沖器的組合以 及它們的可編程性，意味著每一個 I/O 模塊都可以被用于一個輸入信號、一個輸出信號或者一個雙向信號。 互連資源 FPGA 的互連電路與 CPLD 的完全不同，但它卻非常類似于一個門陣列 ASIC 的互連電路。圖 9 示出了互連資源的可配置邏輯模塊（ CLB）結(jié)構(gòu)。每一個 CLB 都被連接到與它緊挨著的其他 CLB 上，如圖中左上角所示 CLB。這些連線有時被稱作短線（注意，為簡單起見，圖中只畫出了左上角 CLB 的連線，實際上，所有四個 CLB 都有連線分別與最靠近它們的其他 CLB相連。這些連線使得那些因過于復雜而無法裝入某個單一 CLB的邏輯能夠被分開裝入多個 CLB）。 圖 32 互連資源 其他的路徑資源由經(jīng)緯連線所組成。這些連線在到達開關(guān)矩陣之前經(jīng)過許多 CLB。這些開關(guān)矩陣允許信號從一個開關(guān)矩陣傳遞到另一個開關(guān)矩陣，再傳遞到下一個開關(guān)矩陣，最后連接到 CLB。這些 CLB 可能彼此相互關(guān)聯(lián)，但又互相原理。這種傳遞新好方法 的缺點是每一條通過某個開關(guān)矩陣的路徑都會導致一個顯著的延時。經(jīng)常的情況是，為了通過芯片傳遞信號，路徑的延時變得比邏輯門的延時還要大 [11]。 第三種類型的路徑資源是長線，設計者可以用它去連接某些條件苛刻的 CLB，即這些 CLB 在芯片上的物理位置彼此相連“甚遠”，而它們之間的連接又不會產(chǎn)生太大的延時。這些長線通常是從一個 CLB 模塊的末端一直通向另一個 CLB 模塊，而中間并不與某個開關(guān)矩陣相連。對于條件苛刻的路徑邏輯，長線確保不會產(chǎn)生顯著的延時。長線還可以在芯片當中被用作總線。 時鐘電路 特殊的 I/O 模 塊被分布在芯片的周圍。它具有特殊的高驅(qū)動能力的時鐘緩沖器 ——時鐘驅(qū)動器。這些緩沖器被連接到芯片的時鐘輸入引腳，它們驅(qū)動時鐘信號到全局時鐘武漢理工大學畢業(yè)設計（論文） 12 線上。這些全局時鐘線以一種被稱之為時鐘樹的結(jié)構(gòu)形式遍布整個器件。這些時鐘顯示為了較小的時鐘上升時間和快速的時鐘傳播時間而設計的，正如以后要討論的那樣，用FPGA 設計電路必須是同步的，因為利用 FPGA 的路徑資源不能保證信號的軍隊上升時間和延遲時間。只有當使用從時鐘緩沖器而來的時鐘信號時，相關(guān)的延遲和上升時間才能使微小的和可預測的。 FPGA 中 I2C 協(xié)議的實現(xiàn) I2C（ Inter－ Integrated Circuit）總線是由 PHILIPS 公司開發(fā)的兩線式串行總線，用于連接 微控制器 及其外圍設備。是微電子通信控制領(lǐng)域廣泛采用的一種總線標準。它是同步通信的一種特殊形式，具有接口線少，控制方式簡單，器件封裝形式小，通 信速率較高等優(yōu)點 。 的性能 標準 I2C 總線傳輸速率可以到 100Kbit/s，通過使用了 7 位地址碼，就能支持 128 個設備。加強型 I2C 總線用了 10 位地址碼（能夠支持 1024 個設備），快速模式（ 400Kbit/s）和高速模式（最高有 ）。 I2C 是多主控總線，所以任何一個設備都能像主控器一樣工作，并控制總線?？偩€上每一個設備都有一個獨一無二的地址，根據(jù)設備它們自己的能力，它們可以作為發(fā)射器或接收器工作。多路微控制器能在同一個 I2C 總線上共存。 只要很小的電路附件， I2C總線就能夠支 持設備在不同電平下工作（例如： 伏和 5 伏）， I2C 總線的工作情況 I2C 總線的規(guī)范中規(guī)定了如何在兩個設備之間傳遞數(shù)據(jù)，采取的方法是總線仲裁、時鐘同步和總線的電氣特征。在一次數(shù)據(jù)傳輸中，一個設備扮演臨時主控器，開始在它和一個有單一地址設備（從控器）之間的傳輸。主控器為數(shù)據(jù)傳輸產(chǎn)生時鐘信號。規(guī)范中要求數(shù)據(jù)線（ SDA，串行數(shù)據(jù)線）只有在時鐘（ SCL，串行時鐘線）處于低平時才能變化。 總線的一次典型工作流程如下： 1） 開始：信號表明傳輸開始。 2） 地址：主設備發(fā)送地址信息，包含 7 位的從設備地址和 1 位的指示位（表明讀或者寫，即數(shù)據(jù)