【文章內(nèi)容簡介】 優(yōu)點，因此被廣泛應(yīng)用在各種電路中 。TLC2274的平面引腳圖如圖 ： 圖 TLC2274平面引腳圖 這里 TLC2274主要實現(xiàn)了電流放大即驅(qū)動能力的放大作用，為后面的 A/D轉(zhuǎn)換提供足夠的能量，另外， TLC2274也同時提供了電壓隔離的 作用，使后面負載的接入不會對輸出電壓發(fā)生影響。本設(shè)計的要求是 16通道的模擬量輸入，而 TLC2274是 四本科畢業(yè)設(shè)計 說明書 第 13 頁 共 33 頁 輸入端集成運放芯片，故這里使用 4個 TLC2274芯片來實現(xiàn)對 16路模擬量的輸入處理[12]。 由 TLC2274組成的前端模擬輸入部分如圖 ： 圖 前端模擬輸入電路 TLC2274實現(xiàn)了對前端 32路（ 0+5 V）模擬電壓信號的輸入采集，因為是電壓跟隨，所以輸出部分原封不動的復現(xiàn)了輸入信號的波形，且通過驅(qū)動能力的放大，使其進入后續(xù)電路后沒有因為信號的減弱而發(fā)生失真。 多 路選擇開關(guān) 因為本數(shù)據(jù)采集系統(tǒng)是實現(xiàn)了 16個通道的實時數(shù)據(jù)輪流采集，故需要一個多 路轉(zhuǎn)換開關(guān)來對 16個通道的模擬量進行輪流選擇輸入，使其共享后續(xù)的 A/D轉(zhuǎn)換電路。這里采用的多路選擇器是由 Analog Devices公司提供的 ADG506芯片來實現(xiàn)的。ADG506是具有 CC2MOS8/16— 通道的高特性模擬傳輸器， ADG506具有高輸入電壓、寬模擬信號輸入范圍、低輸入阻抗、低功耗、轉(zhuǎn)換速度快等一系列優(yōu)點。 ADG406轉(zhuǎn)換器是通過一個 4位二進制輸入 A0、 A A A3可以把 16個模擬輸入量選擇其一經(jīng)過一個公有的輸出端進行輸出。還有一個使能端：“ EN”來決定此芯片選中與否，當未被選中時， 所有的通道屬于高阻狀態(tài) [13]。 ADG506的平面引腳圖如圖 ： 本科畢業(yè)設(shè)計 說明書 第 14 頁 共 33 頁 圖 ADG506的平面引腳圖 它具有 16個模擬量輸入端，四個數(shù)據(jù)選擇端，一個模擬量輸出端，以及其他的控制輸入端。因為其具有 寬模擬信號輸入范圍的特點，在這里完全符合 0— +5V的模擬電壓輸入的轉(zhuǎn)換要求。其中， S1— S16引腳分別接入 AI1— AI16的模擬電壓輸入，A0、 A A A3分別接由控制邏輯芯片發(fā)出的數(shù)據(jù)選擇信號，其實質(zhì)上是一個計數(shù)功能， A0、 A A A3的值為（ 0 0 0 0） ～ （ 1 1 1 1），即實現(xiàn)了十進 制數(shù) 0～ 16，因此可以選擇相應(yīng)的輸入通道來進行輸出。由 ADG506組成的多路選擇開關(guān)部分如圖： 圖 多路選擇開關(guān) 本科畢業(yè)設(shè)計 說明書 第 15 頁 共 33 頁 在邏輯脈沖的控制下， 16個模擬電壓輸入量輪流進行輸出，然后每一個模擬電壓輸出量進入下一個電路環(huán)節(jié) —— A/D轉(zhuǎn)換部分 [14]。 A/D 轉(zhuǎn)換電路部分 隨著電子技術(shù)和計算機技術(shù)的快速發(fā)展，計算機己經(jīng)成為處理各種信號的有力工具。在測量控制系統(tǒng)中，首先對各種物理，化學，生物等信號通過不同的傳感器，轉(zhuǎn)換成電信號，再由 A/D轉(zhuǎn)換器，把模擬電信號轉(zhuǎn)換成計算機能處理的數(shù)字信號。在 自動控制，儀器儀表，數(shù)據(jù)采集系統(tǒng)中，越來越多地使用計算機進行信息采集、處理，決策。 A/D在其中起重要的橋梁作用。一些高速數(shù)據(jù)測量中，比如瞬態(tài)測量、雷達、視頻處理、數(shù)字示波器，對模數(shù)轉(zhuǎn)換速度要求很高，這些方面的應(yīng)用推動了A/D朝高速方向發(fā)展。為了把模擬信號轉(zhuǎn)換成計算機能處理的數(shù)字視頻信號，對 A/D轉(zhuǎn)換的速度，轉(zhuǎn)換精度，點抖動等指標要求更高。作為系統(tǒng)的核心， A/D轉(zhuǎn)換器早在九十年代初就有 500MHz轉(zhuǎn)換率的 AD9006/AD9007等產(chǎn)品問世。 ALTERAL公司、 AD公司、 BB公司在芯片方面提供了豐富多樣的產(chǎn)品 供應(yīng)用選擇。從應(yīng)用角度看，只要熟悉其外圍電路特性即可使用。 在數(shù)據(jù)采樣系統(tǒng)中， A/D芯片處于模擬和數(shù)字信號的交界面，具有模擬量和數(shù)字量的各種特點，往往 A/D芯片的技術(shù)參數(shù)和指標就決定了整個采集系統(tǒng)的性能指標在本設(shè)計的核心電路部分 —— A/D轉(zhuǎn)換部分，應(yīng) A/D分辨率的技術(shù)要求為 12bit，故這里所采用的集成芯片是 Analog Devices公司生產(chǎn)的 AD9221芯片，它具有低功耗、單電源 5V供電、 低輸入阻抗、轉(zhuǎn)換速度快等一系列優(yōu)點 [11]。 AD9221的平面引腳圖如圖 ： 圖 AD9221的平面引腳圖 本科畢業(yè)設(shè)計 說明書 第 16 頁 共 33 頁 這里 A/D9221芯片實現(xiàn)了一路輸入模擬量轉(zhuǎn)換成 12位的數(shù)字量輸出，在轉(zhuǎn)換速率和轉(zhuǎn)換精度方面均滿足了技術(shù)要求，它的轉(zhuǎn)換精度是 12bit，轉(zhuǎn)換速度可按要求分別選擇 、 、 。它是 SOP28封裝，體積比較小。 由 A/D9221組成的 A/D轉(zhuǎn)換電路部分如圖 ： 圖 由 A/D9221組成的 A/D轉(zhuǎn)換電路 在 A/D轉(zhuǎn)換過程中， FPGA起著非常重要的控制作用， FPGA控制對各路模擬量的選通。 圖 A/D轉(zhuǎn)換部分程序模塊 本科畢業(yè)設(shè)計 說明書 第 17 頁 共 33 頁 其次 由于 本次設(shè)計用到的 A/D轉(zhuǎn)換器為 12位而存儲器為 8位所以我們采用了分段存儲方法加以存儲，將高 8位存儲一次，再將低 4位存儲一次，這樣就能 得到我們所想要的結(jié)果。 圖 采集與存儲關(guān)系示意圖 我們將不是直接將轉(zhuǎn)換的數(shù)據(jù)直接送入存儲器的而是先寫入一個緩存器 FIFO，這樣做的目的是 為了使采集回來的數(shù)據(jù)能及時準確的寫入 FLASH，而不至于在頁與頁的交替時間內(nèi)使數(shù)據(jù)丟失。 圖 FIFO程序模塊 雙端口RAM FLASH 存儲模塊 A地址入口 數(shù)據(jù)寫入 B 口地址 數(shù)據(jù)讀出 本科畢業(yè)設(shè)計 說明書 第 18 頁 共 33 頁 圖 A/D程序仿真圖 數(shù)據(jù)存儲 部分 在高速數(shù)據(jù)系統(tǒng)中，一般都要由 RAM作為數(shù)據(jù)緩存，解決高速轉(zhuǎn)換與計算機數(shù)據(jù)傳輸速率的不匹配問題。 A/D轉(zhuǎn)換芯片單從轉(zhuǎn)換率看，己有多種 500MPS以上的產(chǎn)品，相比之下，計算機 PC總線的理論最高速率才 133M/S，遠不能滿足實時傳輸?shù)囊蟆８鶕?jù)不同的 RAM特性，又有幾種相應(yīng)的解決方案： （ 1）靜態(tài) RAM 普通的靜態(tài) RAM，一般其讀寫周期為 70150ns,較高速的也不超過 20ns,當其速度進一步提高時，成本便提高很快。一種可行的方法是利用多片 RAM輪流工作，相當于 RAM并聯(lián)工作，比如當速度為 35ns的 RAM，其最高工作在 25MHZ時鐘頻率下，當四片 RAM輪流工作時，工作頻率便可以達到 100M。這種方法比較適合于高速數(shù)據(jù)采集系統(tǒng)中，作緩存 RAM。既可降低以對 RAM的速度要求，又能滿足系統(tǒng)需要。此方法通過增加硬件電路的復雜性，獲得性能的提高，在芯片的速度限制是關(guān)鍵因素時，不失為一種好思路。實現(xiàn)這種方法主要在于設(shè)計好各片 RAM的讀寫控制邏輯，以及相應(yīng)的地址計數(shù)。 （ 2）動態(tài) RAM 可以使用動態(tài) RAM，但又必須增加刷新電路，從而也使系統(tǒng)電路更加復雜或 A/D轉(zhuǎn)換器雙端。 （ 3）雙口 RAM 雙口 RAM作為主機與外設(shè)之間的 緩存，有效地解決主機與外設(shè)的速度不匹配矛盾。在高速數(shù)據(jù)采集系統(tǒng)中，雙端口 RAM先保存 A/D轉(zhuǎn)換結(jié)果，當數(shù)據(jù)達到一定數(shù)量 時，由控制邏輯模塊，向主機發(fā)生中斷請求，主機響應(yīng)中斷后，成組地將數(shù)據(jù)讀入本科畢業(yè)設(shè)計 說明書 第 19 頁 共 33 頁 內(nèi)存中。并通過控制邏輯模塊決定是否繼續(xù)采樣，從而協(xié)調(diào)主機與外設(shè)的速度匹配。 雙端口 SRAM具有兩組獨立數(shù)據(jù)地址和控制線。對于任何一個端口，都可以獨立地進行操作，可以對同一個存儲器的任意單元獨立地進行讀寫。雙端口 RAM在使用中會遇到的主要問題是兩個端口對同一個存儲單元同時進行訪問時，會有沖突發(fā)生，必須在軟件或硬件上加以避 免。比如控制地址發(fā)生器，使兩端的地址在同一瞬間不重復，或使用兩片 RAM輪流讀寫，確保不會對同一個地址單元同時訪問。 在本課題中所選用的存儲芯片為三星生產(chǎn)的 K9K1G08UOM，它是具有 128K*8bit存儲功能的靜態(tài)存儲芯片，具有很多優(yōu)點：例如高速存儲，低功耗，純靜態(tài)存 儲，三態(tài)輸出等。 在實現(xiàn)電路中，存儲部分的具體結(jié)構(gòu)圖 與程序模塊如圖 。 圖 在本次設(shè)計中用 FPGA 控制 FLASH 存 儲器寫和擦除的操作。 寫操作是這樣進行的，寫入寫命令入口地址 80H，然后分別寫入列地址和 行地址，其中數(shù)據(jù)是這樣存放的，將寫入的數(shù)據(jù)放在頁 7（一頁 =1K+32 字節(jié)的存儲空間）一頁寫滿之后，列地址加一然后繼續(xù)寫數(shù)據(jù)，寫滿一塊（一快 =64 頁）后行地址加一繼續(xù)寫數(shù)據(jù)知道寫滿為止。 判斷狀態(tài)寄存器 I/O0 口，當 I/O0 口為 0時表示成功寫入， I/O0 口為 1時表示寫操作不成功。其時序如圖 本科畢業(yè)設(shè)計 說明書