【文章內(nèi)容簡介】 20 V C C 1 CS 19 I L E 2 W R 1 18 W R 2 3 A G N D 4 D3 17 X F E R 5 D2 16 D4 6 D1 14 D6 7 D0 13 D7 8 UR 12 I o 2 9 RF 11 I o 1 10 D G N D D A C 0 8 3 2 15 D5 FPGA DAC0832 控制信號 數(shù)字信號 模擬信號 數(shù)字信號 控制 D/A芯片信號 A/D 采樣控制器 FIFO D/A 采樣控制器 數(shù)字信號 數(shù)字信號 控制 A/D芯片信號 無錫太湖學院學士學位論文 7 圖 27 FPGA 模塊內(nèi)部結(jié)構(gòu) FPGA 模塊內(nèi)部有三大部分構(gòu)成，分別為 A/D 采 樣控制器， FIFO， D/A 采樣控制器。首先主控時鐘條件下， A/D 采樣控制器驅(qū)動 A/D 轉(zhuǎn)換模塊進行數(shù)據(jù)的采樣和轉(zhuǎn)換，然后將轉(zhuǎn)換好的數(shù)據(jù)存入 FPGA 內(nèi)部的 FIFO 中，然后在主控時鐘特定的周期下，將 FIFO 中暫存的數(shù)據(jù)輸出給 D/A 轉(zhuǎn)換模塊，與此同時， D/A 采樣控制器驅(qū)動D/A 轉(zhuǎn)換模塊將數(shù)據(jù)恢復為與原始信號相似的模擬信號。最后將信號發(fā)送到硬件設(shè)備中進行測試。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計 8 第三章 FPGA對 A/D和 D/A轉(zhuǎn)換控制軟件設(shè)計 VHDL硬件描述語言基礎(chǔ) 程序設(shè)計是使用硬件描述語言 HDL，在 EDA 軟件提供的設(shè)計向?qū)Щ蛘Z言助 手的支持下進行設(shè)計。 VHDL 語言設(shè)計是目前電子工程設(shè)計最重要的設(shè)計方法。用作程序設(shè)計的語言種類較多，本設(shè)計中用 VHDL 語言，下面對 VHDL 進行簡單的介紹。 硬件描述語言 VHDL，語言是隨著集成電路的系統(tǒng)化和集成化發(fā)展起來的，是一種用于數(shù)字系統(tǒng)的設(shè)計和測試方法的描述語言。 VHDL 語言已成為 EDA 設(shè)計中信息交換的重要標準。它較為注重規(guī)范化和標準化，這使得 VHDL 語言系統(tǒng)龐大，語法規(guī)則較為復雜，但功能卻非常強大。它還有許多的優(yōu)點。 VHDL 的主要優(yōu)點如下： (1) 系統(tǒng)硬件描述能力強。 VHDL 具有多層次描述系統(tǒng) 硬件功能的能力，即設(shè)計的原始描述可以是非常簡練的描述，經(jīng)過層層細化分解，最終成為可直接付諸生產(chǎn)的電路級或版圖參數(shù)描述。整個過程都在 VHDL 環(huán)境下進行。 (2) VHDL 語言標準、規(guī)范，易于共享和服用。 VHDL 的移植性很強。 VHDL 是一種標準語言，故他的設(shè)計描述可以被不同工具所支持?？蓪⑺鼜囊粋€模擬工具移植到另外一個模擬工具；從一個綜合工具移植到另一個綜合工具；從一個工作平臺移植到另一個工作平臺。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計中采用。 (3) 上市時間快，成本低。 VHDL 與可編程 ASIC 器件相 結(jié)合，可大大提高數(shù)字系統(tǒng)集成化的速度，同時 CPLD/FPGA 可使產(chǎn)品設(shè)計的前期風險降到最低。 設(shè)計輸入 設(shè)計輸入包括使用硬件描述語言 VHDL、狀態(tài)圖與原理圖輸入三種方式。 VHDL語言描述在狀態(tài)機、控制邏輯、總線功能方面較強，使其描述的電路能特定綜合器作用下以具體硬件單元較好地實現(xiàn)；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強、單元節(jié)儉、功能明確等特點， 根據(jù)數(shù)據(jù)采集系統(tǒng)的特點，采用了 VHDL 語言描述方式。 系統(tǒng)設(shè)計的 VHDL 語言程序通常包含 5 個部分： （ 1） 實體說明。用于描述 系統(tǒng)的外部接口信號。 （ 2） 結(jié)構(gòu)體說明。用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。 （ 3） 配置。屬性選項，描述層與層之間、實體與結(jié)構(gòu)體之間的連接關(guān)系。 （ 4） 程序包。屬性選擇，用于把共享的定義放置其中。 （ 5） 庫。存放已編譯的實體、結(jié)構(gòu)體、包集合和配置，可由用戶生成或由 ASIC芯片制造商提供。 程序結(jié)構(gòu)說明 程序結(jié)構(gòu)可分為三大部分，即程序包集合，以 entity 引導的實體說明和以architecture 引導的結(jié)構(gòu)體說明。 包集合、庫部分 采樣控制程序中用到的庫有 ieee 庫和 std 庫與 work 庫。庫是 經(jīng)編譯之后數(shù)據(jù)的無錫太湖學院學士學位論文 9 集合，它存放包集合定義、實體定義、結(jié)構(gòu)體定義和配置定義。庫的功能類似于 DOS操作系統(tǒng)中的目錄，庫中存放著設(shè)計的數(shù)據(jù)。庫的說明總是放在設(shè)計單元的最前面。在 VHDL 中存在的庫大致可分為 5 類： ieee 庫、 std 庫、 asic 矢量庫、 work 庫、用戶定義庫。 ieee 庫是最常用的資源庫。目前 ieee 庫中包含 ieee 標準包 std_logic_1164，numeric_bit， numeric_std 和 math。 std 庫使 VHDL 的標準庫，在庫中存放著稱為standard 的包集合。由于它是 VHDL 的標準配 置，因此，在調(diào)用 standard 時 ,可以不按標準格式說明，即邏輯名為 std 的庫為所有設(shè)計單元的隱含定義。 work 庫是現(xiàn)行作業(yè)庫，描述的 VHDL 語句不需要任何說明，都將存放在 work 庫中，在使用該庫時無需進行任何說明。 除了 work 庫之外，其他的庫在使用前都要先做說明。一般來說，在使用庫時先要用兩條語句對庫進行說明。 實體說明部分 以 entity 引導的實體說明定義了一個設(shè)計單元的輸入端口 clk 和 din 以及輸出端口 clk oe 和 dout，這些端口也是設(shè)計單元對外的特性。實體說明給出了設(shè)計單元與外部的接口， 也就是說給出了單元外部的引腳。 VHDL 描述的所有設(shè)計均與實體有關(guān)，實體是設(shè)計中最基本的單元。設(shè)計的最頂層是頂層實體，如果將設(shè)計分層次，那么在頂層實體中又可以包含較低層次的實體。 實體說明的一般語法如下： 實體說明主要包括端口說明和類屬說明兩個方面。在實體說明中不能使用類屬說明和端口說明以外的任何說明。實體說明，作為一個設(shè)計的對外特性的具體描述，提供了與其他設(shè)計的接口。所有這些功能通過定義實體的特征來完成。 （ 1）類屬說明 類屬說明是實體說明組織中的可選項，放在端口說明之前。 （ 2）端口說明 端口說明是對基 本設(shè)計單元外部接口的描述，也可以說是外部引腳信號的名稱，對數(shù)據(jù)類型和輸入輸出方向的描述，端口說明包含端口名和端口方向兩個因素。 1） 端口名：賦予每個外部引腳的名稱，即 clk,din,dout,oe,clk1。 2） 端口方向：定義外部引腳是輸入還是輸出。如 clk:in std_logic。dout:out std_logic_vector(7 downto 0)。 表明方向的說明符如下： IN 輸入，信號從端口進入結(jié)構(gòu)體之內(nèi)；它主要用于時鐘輸入、控制輸入和單向的數(shù)據(jù)輸入。 OUT 輸出，信號從結(jié)構(gòu)體內(nèi)流經(jīng)端口輸出；它 主要用于計數(shù)輸出。 INOUT 雙向，驅(qū)動信號可以在實體內(nèi)向外，也可在實體外向內(nèi)，也允許用于內(nèi)部反饋。 BUFFER 緩沖輸出，但也可以用于內(nèi)部反饋。 3） 數(shù)據(jù)類型：規(guī)定描述對象的特征。 在 VHDL 語言中有 10 種數(shù)據(jù)類型，但是在邏輯電路中通常用到的有 4 種： ○ 1 位：位（ bit）可取值 0 或 1。 ○ 2 位矢量：位矢量（ bit_vector）取值是一組二進制位的值。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計 10 ○ 3 布爾型：布爾型（ boolean）可取值 TRUE 或 FALSE。 ○ 4 整數(shù)：整數(shù)（ integer）可用作循環(huán)的指針或常量，通常不用于 I/O 信號。 結(jié)構(gòu)體說明部分 以 architecture 引導的結(jié)構(gòu)體是一個基本設(shè)計單元內(nèi)部工作的具體描述。它具體指明該基本設(shè)計單元的行為，單元內(nèi)部的連接關(guān)系，也就是定義了設(shè)計單元具體的功能或內(nèi)部操作特性。 狀態(tài)機設(shè)計 有限狀態(tài)機及其設(shè)計技術(shù)是實用數(shù)字系統(tǒng)設(shè)計中的重要組成部分，也是實現(xiàn)高效率可靠邏輯控制的重要途徑。盡管到目前為止，有限狀態(tài)機的設(shè)計理論并沒有增加多少新的內(nèi)容，然而面對先進 的 EDA 工具、日益發(fā)展的大規(guī)模集成電路技術(shù)和強大的VHDL 等硬件描述語言，有限狀態(tài)機在其具體的設(shè)計技術(shù)和實現(xiàn)方法上又有了許多新的內(nèi)容。 MOORE狀態(tài)機設(shè)計 從狀態(tài)機的信號輸出方式上分，有 MOORE 型和 MEALY 型兩類狀態(tài)機。從輸出時序上看，前者屬于同步輸出狀態(tài)機，而后者屬于異步輸出狀態(tài)機。 MEALY 型狀態(tài)機的輸出是當前狀態(tài)和所有輸入信號的函數(shù)，它的輸出是在輸入變化后立即發(fā)生變化的，不依賴時鐘的同步。 MOORE 型狀態(tài)機的輸出則僅為當前狀態(tài) 的函數(shù)，這類狀態(tài)機在輸入發(fā)生變化時還必須等待時鐘的到來 ，時鐘使狀態(tài)發(fā)生變化時才導致輸出的變化，所以比 MEALY 機要多等待一個時鐘進程。在狀態(tài)機設(shè)計中根據(jù)高速數(shù)據(jù)采集的特點采用了 MOORE 型狀態(tài)機。 VHDL一般狀態(tài)機設(shè)計 用 VHDL 可以設(shè)計不同表達方式不同實用功能的狀態(tài)機，然而他們都有相對固定的語句和程序表達方式，只要把握了這些固定的語句表達部分，就能根據(jù)實際需要寫出各種不同風格和面向不同實用目的的 VHDL 狀態(tài)機。 用 VHDL 設(shè)計的狀態(tài)機有多種形式，從狀態(tài)機的信號輸出方式上分有 MEALY型和 MOORE 型兩種狀態(tài)機；從結(jié)構(gòu)上分，有單進程狀態(tài)機和多進 程狀態(tài)機；從狀態(tài)表達方式上分有符號化狀態(tài)機和確定狀態(tài)編碼的狀態(tài)機；從編碼方式上分有順序編碼狀態(tài)機、 1 位熱碼編碼狀態(tài)機或其他編碼方式狀態(tài)機。然而最一般和最常用的狀態(tài)機通常都包含說明部分、主控時序進程、主控組合進程、輔助進程等幾個部分。 1）、說明部分 說明部分中使用 TYPE 語句定義新的數(shù)據(jù)類型，此數(shù)據(jù)類型位枚舉型，其元素通常都用狀態(tài)機的狀態(tài)名來定義。狀態(tài)變量應定義為信號，便于信息傳遞；并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。說明部分一般放在結(jié)構(gòu)體的 ARCHITECTURE 和 BEGIN 之 間。 2）、主控時序進程 所謂主控時序進程是指負責狀態(tài)機運轉(zhuǎn)和在時鐘驅(qū)動下負責狀態(tài)轉(zhuǎn)換的進程。狀態(tài)機是隨外部時鐘信號，以同步的時序方式工作的。因此，狀態(tài)機中必須包含一個對工作時鐘信號敏感的進程，作為狀態(tài)機的“驅(qū)動泵”。時鐘 clk 相當于這個“驅(qū)動泵”無錫太湖學院學士學位論文 11 中電機的驅(qū)動功率電源。當時鐘發(fā)生有效跳變時，狀態(tài)機的狀態(tài)才發(fā)生變化。狀態(tài)機向下一狀態(tài)轉(zhuǎn)換的實現(xiàn)僅僅取決于時鐘信號的到來。 3）、主控組合進程 如圖 31 所示， 進程即為一主控組合進程，它通過信號 current_state 中的狀態(tài)值，進入相應的狀態(tài)，并在此狀態(tài)中 根據(jù)外部的信號，同時確定下一狀態(tài)的走向，即向次態(tài)信號 next_state 中賦入相應的狀態(tài)值。此狀態(tài)值將通過 next_state 傳給圖中的REG 時序進，直至下個時鐘脈沖的到來再進入另一次的狀態(tài)轉(zhuǎn)換周期。因此主控組合進程也可稱為狀態(tài)譯碼進程，其任務時根據(jù)外部輸入的控制信號，或當前狀態(tài)的狀態(tài)值確定下一狀態(tài)的取向，即 next_state 的取值內(nèi)容，以及確定對外輸出或?qū)?nèi)部其他組合或時序進程輸出控制信號的內(nèi)容。 4）、輔助進程 輔助進程用于配合狀態(tài)機工作的組合進程或時序進程。 圖 31 一般狀態(tài)機結(jié) 構(gòu)框圖 類型定義語句 TYPE VHDL 有限狀態(tài)機涉及的相關(guān)語句類型和語法表述在此之前的 VHDL 語法介紹中已涉及，這里僅介紹與有限狀態(tài)機設(shè)計有聯(lián)系的其他語法現(xiàn)象，即用戶自定義數(shù)據(jù)類型定義語句及相關(guān)的語法現(xiàn)象。 用戶自定義數(shù)據(jù)類型是用類型定義語句 TYPE和子類型定義語句 SUBTYPE實現(xiàn)的。 TYPE 語句的用法如下： TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型； 或 TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 ； 利用 TYPE 語句進行數(shù)據(jù)類型自定義有兩種不 同的格式，但方法是相同的。其中，數(shù)據(jù)類型名由設(shè)計者自定，此名將作為數(shù)據(jù)類型定義之用，方法與以上提到的預定義數(shù)據(jù)了行的用法一樣；數(shù)據(jù)類型定義部分用來描述所定義的數(shù)據(jù)類型的表達方式和表達內(nèi)容；關(guān)鍵詞 OF 后的基本數(shù)據(jù)類型是指數(shù)據(jù)類型定義中所定義的元素的基本數(shù)據(jù)類型，一般都是取已有的預定義數(shù)據(jù)類型，如 BIT、 STD_LOGIC 或 INTEGER 等。 子類型 SUBTYPE 指是由 TYPE 所定義的原數(shù)據(jù)類型的一個子集，它滿足原數(shù)據(jù)類型的所有約束條件，原數(shù)據(jù)類型稱為基本數(shù)據(jù)類型。子類型 SUBTYPE 的語句格式b_outputs fsm:s_machine current_state next_state pro