【正文】 由于沒有硬件電路板的基礎(chǔ)，所以軟件部分的設(shè)計沒辦法進(jìn)行硬件驗(yàn)證。 其他模塊也和 32 位寄存器模塊一樣，由頂層文件例化形成。 ponent reg32b port(loAD: in std_logic。相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是一個頻率周期。通常 n 值在 24～ 32之間。 為了控制輸出頻率更加方便，可以采用相位累加振蕩方法，使輸出頻率正比于時鐘頻率和相位增量之積。系統(tǒng)中我們采用最常用的正弦波模擬信 號。由圖上數(shù)據(jù)可以看出，在每個時鐘的下降沿都進(jìn)行一次采樣，采得的數(shù)據(jù)被送往FPGA 的內(nèi)部 FIFO 中存儲。對于 TLC5510來說，它的時鐘輸入 ADck 最高可達(dá) 20MHz，由二分頻關(guān)系可得，電路只 要能工作在 40MHz 就能滿足要求。如圖 413 所示。單擊 timeend time… ,設(shè)置結(jié)束時間。 仿真允許徹底測試一個 設(shè)計，以確保在給器件編程或者配置之前，設(shè)計對每一個激勵都可以給出一個正確的相應(yīng)。 QuartusⅡ 軟件支持百萬門級的設(shè)計，并且為第三方工具提供了無縫接口。 設(shè)計驗(yàn)證包括功能 （前仿真） 與時序仿真 （后仿真） 和電路驗(yàn)證。 圖 49 analysisamp。 無錫太湖學(xué)院學(xué)士學(xué)位論文 19 圖 47 分析綜合資源途徑的狀態(tài)圖 如圖 48 所示，在所有的選項(xiàng)后都以 on 或 off 標(biāo)注，表明此項(xiàng)在設(shè)計中的應(yīng)用與否。如圖 44 所示。因此，綜合的過程也就是設(shè)計目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作 性能 有關(guān)。 QuartusⅡ 支持對單個和多個時鐘的延時分析，所有延時分析信息包含在編譯報告中 。set focus,將當(dāng)前文件設(shè)置為頂層文件。 產(chǎn)生一個新的項(xiàng)目的同時， QuartusⅡ 軟件產(chǎn)生默認(rèn)的編譯器設(shè)置，說明編譯焦點(diǎn)、編譯器完成的類型、目標(biāo)器件和其他選項(xiàng)。它的編譯器由一系列模塊組成。這里，選擇添加 VHDL File 選項(xiàng)，單擊 OK，進(jìn)入到 VHDL 代碼編輯窗口。這時，在項(xiàng)目的導(dǎo)航窗口的 hierarchies 標(biāo)簽內(nèi)出現(xiàn)頂層設(shè)計實(shí)體的名稱。 首先，創(chuàng)建一個項(xiàng)目。其過程為先將數(shù)字信號鎖存到芯片本身內(nèi)部的鎖存器中，再將鎖存的信號發(fā)送到芯片本身內(nèi)部的寄存器中，然后將數(shù)據(jù)發(fā)送到 D/A 轉(zhuǎn)換單元。 DAC 的轉(zhuǎn)換精度由 DAC 的分辨率來說明。039。139。當(dāng) reset 信號為高電平時，讀寫端口均停止工作，當(dāng) reset 信號為低電平時，讀寫狀態(tài)進(jìn)入工作狀態(tài)，接受數(shù)據(jù)和輸出數(shù)據(jù)。因此，用于 要求高可靠性的特殊環(huán)境中的電子系統(tǒng)中，如果以 CPU 作為主控部件，應(yīng)是一項(xiàng)錯誤的決策。一般由狀態(tài)機(jī)構(gòu)成的硬件系統(tǒng)比CPU 所能完成同樣功能的軟件系統(tǒng)的工作速度要高出 3～ 5 個數(shù)量級。因此，一個實(shí)體的功能便類似于 一個含有并行運(yùn)行的多 CPU 的功能。為了消除電路中的毛刺現(xiàn)象，在狀態(tài)機(jī)這機(jī)中由更多的設(shè)計方案可供選擇。狀態(tài)機(jī)的工作方式是根據(jù)控制信號按照預(yù)先設(shè)定的狀態(tài)機(jī)進(jìn)行順序運(yùn)行的，狀態(tài)機(jī)是純硬件數(shù)字系統(tǒng)中的順序控制模型，因此狀態(tài)機(jī)在其運(yùn)行方式上類似于控制靈活和方便的 CPU，而在性能上優(yōu)于 CPU。信號的初始值不用設(shè)置，而且初始值僅在 VHDL 的行為仿真中有效，它有全局性特征。 程序中的 q 為 8 位信號，它作為一種數(shù)值容器，不但可以容納當(dāng)前值，也可以保持歷史值。 dclk=’1’。 lock=’1’。 else clk1=39。但是狀態(tài)機(jī)設(shè)計有更多的優(yōu)勢。 用行為描述方式設(shè)計 A/D采樣控制 TLC5510 采樣控制程序見附錄 2。039。039。139。139。039。dclk=39。 when sta1=ADck=39。139。 圖 33 TLC5510 采樣控 制狀態(tài)圖 ? data：采樣數(shù)據(jù)輸出。 如圖 33 所示的狀態(tài)圖，在狀態(tài) st0， 給 A/D 一個采樣時鐘 ADck 的上升沿，同時鎖存 A/D 的輸出；在狀態(tài) st1，給出采樣控制模塊數(shù)據(jù)輸出鎖存信號。 圖 32 采樣狀態(tài)機(jī)結(jié)構(gòu)框圖 根據(jù)其采樣時序用 VHDL 語言中的狀態(tài)機(jī)來描述采樣控制過程。 REG 進(jìn)程是時序進(jìn)程，他在時鐘信號 CLK 的驅(qū)動下，不斷將 next_state 中的內(nèi)容賦給 current_state，并由此信號將狀態(tài)變量傳輸給組合進(jìn)程 COM。 用狀態(tài)機(jī)設(shè)計 A/D采樣控制 A/D 轉(zhuǎn)換器控制程序見附錄 1。 子類型 SUBTYPE 指是由 TYPE 所定義的原數(shù)據(jù)類型的一個子集，它滿足原數(shù)據(jù)類型的所有約束條件，原數(shù)據(jù)類型稱為基本數(shù)據(jù)類型。 圖 31 一般狀態(tài)機(jī)結(jié) 構(gòu)框圖 類型定義語句 TYPE VHDL 有限狀態(tài)機(jī)涉及的相關(guān)語句類型和語法表述在此之前的 VHDL 語法介紹中已涉及，這里僅介紹與有限狀態(tài)機(jī)設(shè)計有聯(lián)系的其他語法現(xiàn)象，即用戶自定義數(shù)據(jù)類型定義語句及相關(guān)的語法現(xiàn)象。 3）、主控組合進(jìn)程 如圖 31 所示， 進(jìn)程即為一主控組合進(jìn)程，它通過信號 current_state 中的狀態(tài)值，進(jìn)入相應(yīng)的狀態(tài)，并在此狀態(tài)中 根據(jù)外部的信號，同時確定下一狀態(tài)的走向，即向次態(tài)信號 next_state 中賦入相應(yīng)的狀態(tài)值。因此，狀態(tài)機(jī)中必須包含一個對工作時鐘信號敏感的進(jìn)程，作為狀態(tài)機(jī)的“驅(qū)動泵”。狀態(tài)變量應(yīng)定義為信號，便于信息傳遞；并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。 VHDL一般狀態(tài)機(jī)設(shè)計 用 VHDL 可以設(shè)計不同表達(dá)方式不同實(shí)用功能的狀態(tài)機(jī)，然而他們都有相對固定的語句和程序表達(dá)方式，只要把握了這些固定的語句表達(dá)部分，就能根據(jù)實(shí)際需要寫出各種不同風(fēng)格和面向不同實(shí)用目的的 VHDL 狀態(tài)機(jī)。從輸出時序上看，前者屬于同步輸出狀態(tài)機(jī)，而后者屬于異步輸出狀態(tài)機(jī)。它具體指明該基本設(shè)計單元的行為，單元內(nèi)部的連接關(guān)系，也就是定義了設(shè)計單元具體的功能或內(nèi)部操作特性。 ○ 2 位矢量：位矢量（ bit_vector）取值是一組二進(jìn)制位的值。 INOUT 雙向，驅(qū)動信號可以在實(shí)體內(nèi)向外，也可在實(shí)體外向內(nèi)，也允許用于內(nèi)部反饋。如 clk:in std_logic。 （ 1）類屬說明 類屬說明是實(shí)體說明組織中的可選項(xiàng)，放在端口說明之前。 實(shí)體說明的一般語法如下： 實(shí)體說明主要包括端口說明和類屬說明兩個方面。 實(shí)體說明部分 以 entity 引導(dǎo)的實(shí)體說明定義了一個設(shè)計單元的輸入端口 clk 和 din 以及輸出端口 clk oe 和 dout，這些端口也是設(shè)計單元對外的特性。由于它是 VHDL 的標(biāo)準(zhǔn)配 置，因此，在調(diào)用 standard 時 ,可以不按標(biāo)準(zhǔn)格式說明，即邏輯名為 std 的庫為所有設(shè)計單元的隱含定義。在 VHDL 中存在的庫大致可分為 5 類： ieee 庫、 std 庫、 asic 矢量庫、 work 庫、用戶定義庫。 包集合、庫部分 采樣控制程序中用到的庫有 ieee 庫和 std 庫與 work 庫。屬性選擇，用于把共享的定義放置其中。用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。 VHDL語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)， 根據(jù)數(shù)據(jù)采集系統(tǒng)的特點(diǎn)，采用了 VHDL 語言描述方式。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計中采用。 (2) VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和服用。它還有許多的優(yōu)點(diǎn)。用作程序設(shè)計的語言種類較多，本設(shè)計中用 VHDL 語言，下面對 VHDL 進(jìn)行簡單的介紹。首先主控時鐘條件下， A/D 采樣控制器驅(qū)動 A/D 轉(zhuǎn)換模塊進(jìn)行數(shù)據(jù)的采樣和轉(zhuǎn)換，然后將轉(zhuǎn)換好的數(shù)據(jù)存入 FPGA 內(nèi)部的 FIFO 中，然后在主控時鐘特定的周期下，將 FIFO 中暫存的數(shù)據(jù)輸出給 D/A 轉(zhuǎn)換模塊，與此同時， D/A 采樣控制器驅(qū)動D/A 轉(zhuǎn)換模塊將數(shù)據(jù)恢復(fù)為與原始信號相似的模擬信號。 圖 26 FPGA 控制 DAC0832 圖示 如圖 26所示，數(shù)字信號從 FPGA的存儲器中輸出后，送到 D/A轉(zhuǎn)換模塊 DAC0832中，它將數(shù)字信號轉(zhuǎn)換從成與初始信號相似的模擬信號。VREFT 的范圍為 2V~5V。與外部 RAM 相比，盡管內(nèi)部 RAM有更大的優(yōu)勢，但使用中仍然存在需要 對地址進(jìn)行加 1 操作，而影響數(shù)據(jù)寫入速度的缺點(diǎn)。在 FPGA 中 A/D 采樣控制器控制 TLC5510 將數(shù)據(jù)采集到后， FPGA 便將鎖存信號調(diào)節(jié)為有效的高電平，然后將信號鎖存入存儲器中。 A/D 轉(zhuǎn)換芯片 TLC5510 的 采樣速率達(dá)40MHz，采樣周期是 ，單片機(jī)在控制 A/D 進(jìn)行一個采樣周期中必須完成的操作有初始化 TLC5510，啟動采樣，等待約 ，發(fā)出讀數(shù)命令，分兩次將 12 位轉(zhuǎn)換好的數(shù)從 TLC5510 讀進(jìn)單片機(jī)，再分兩次將此數(shù)存入外部 RAM 中，外部 RAM 地址加 1，此后再進(jìn)行第二次采樣周期的控制。由于 CLK 的最大周期為 50ns， TLC5510 圖 24 TLC5510 時序 模數(shù) 轉(zhuǎn)換器的最 大 采樣速率可以達(dá)到 20MSPS。 在圖 24 所示的工作時序的控制下，當(dāng)?shù)谝粋€時鐘周期的下降沿到來時，模擬輸入電壓將被采樣到高比較器塊和低比較器塊，高比較器塊在第二個時鐘周期的上升沿最后確定高位數(shù)據(jù)，同時，低基準(zhǔn)電壓產(chǎn)生與高位數(shù)據(jù)相應(yīng)的電壓。 TLC5510 是以流水線的工作方法進(jìn)行工作。當(dāng) OE 位低時， D1～ D8 數(shù)據(jù)有效；因?yàn)橄到y(tǒng)中 D1～ D8 端口的數(shù)據(jù)在整個仿真過程中都有效，所有 OE 始終設(shè)置為低電平； VDDA： 模擬電路工作電源； VDDD： 數(shù)字電路工作電源； 此系統(tǒng)中使用 FPGA 來控制 A/D 采樣，包括將采得的數(shù)據(jù)存入 FIFO（ FPGA 內(nèi)部 FIFO 存儲速率可 達(dá) 10ns），整個采樣周期需要 4 至 5 個狀態(tài)即可完成。 控制信號 控制信號 A/D轉(zhuǎn)換器 FPGA 內(nèi)部 FIFO D/A轉(zhuǎn)換器 模擬信號輸入 x(t) 信號恢復(fù) y(t) 模擬信號輸出 y(t) 數(shù)字信號 x(n) 數(shù)字信號 y(n) 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計 4 TLC5510 芯片圖如圖 22 所示： 圖 22 TLC5510 芯片引腳圖 TLC5510 為 24 引腳、 PSOP 表貼封裝形式 （ NS） 。由 FPGA 中的采樣控制器 控制 TLC5510 的采樣，將采集到的信號鎖存在 FPGA 的內(nèi)部存儲器 RAM中，然后控制 RAM 中的數(shù)據(jù)輸出到 D/A 轉(zhuǎn)換器， D/A 轉(zhuǎn)換器每隔一個時鐘取出一次y(n)，隨之在 D/A 轉(zhuǎn)換器的保持電路中將數(shù)字信號轉(zhuǎn)換為模擬信號，這些信號在時間點(diǎn)上的幅度應(yīng)等于序列 y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。如果還有高頻分量的話，可以讓外界的模擬信號經(jīng)過一個低通濾波器濾除高頻分量后輸入到 A/D 轉(zhuǎn)換芯片 TLC5510 中。用 FPGA 控制數(shù)據(jù)采集系統(tǒng)代替用單片機(jī)控制數(shù)據(jù)采集系統(tǒng)已經(jīng)成為特定的趨勢。此外，VHDL 設(shè)計優(yōu)秀的可行性， EDA 平臺的通用性以及與具體硬件結(jié)構(gòu)的無關(guān)性，使得前期的設(shè)計可以容易的應(yīng)用于新的設(shè)計項(xiàng)目，則項(xiàng)目設(shè)計的周期可以顯著縮短。傳統(tǒng)的電子設(shè)計技術(shù)通常是自底向上的，即首先確定構(gòu)成系基于 FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計 2 統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將他們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。 EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 但各國也正在努力開發(fā)相應(yīng)的工具。隨著INTEL 公司 Pentium 處理器的推出， ALTERA 等公司幾十萬門乃至上百萬門規(guī)模的FPGA 的上市， EDA 工程在功能仿真、時序分析、集成電路自動測試、高速印刷電路板設(shè)計及操作平臺的擴(kuò)展等方面都面臨著新的巨大的挑戰(zhàn)。 EDA 工程就是以計算機(jī)為工作平臺，以 EDA 軟件工具為開發(fā)環(huán)境，以可編程器件為實(shí)驗(yàn)載體，以 ASIC、 SOC 新品為目標(biāo)器件，以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計過程， EDA 工程廣義的定義范圍包括半導(dǎo)體工藝設(shè)計自動化，可編程器件設(shè)計自動化， 電子系統(tǒng)設(shè)計自動化，印刷電路板設(shè)計自動化，仿真與測試故障診斷以及形式驗(yàn)證自動化。這一切可極大地改變傳統(tǒng)的電子系統(tǒng)設(shè)計方法、設(shè)計過程乃至設(shè)計觀念。 關(guān)鍵詞 ：數(shù)據(jù)采集系統(tǒng)； FPGA；采樣控制系統(tǒng)基于 FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計 II Abstract The FPGA chip EP1C6T144C8 of ALTERA Company which works with the A/D and D/A conversion devices as the core.