【正文】 end if。039。 elsif (count81) and (count85) then d_wrfifo=39。039。 fifod=01010101； elsif count=80 then 本科畢業(yè)設(shè)計 說明書 第 29 頁 共 33 頁 fifod(7 downto 4)=f_data(3 downto 0)。 end process p3。 event and fosc=39。 produce channel convert channel=d_channel。139。 end if。139。 signal f_data : std_logic_vector(11 downto 0)。 fifod : out std_logic_vector(7 downto 0) 。 entity advhd is port( glrn : in std_logic。使用該數(shù)據(jù)采集系統(tǒng)，可以快速地記錄和存儲大量的實時數(shù)據(jù)。 第四： 在存儲的過程中，多路信號是同時存儲在 FLASH 里面 的。 圖 EPP讀操作時序 并 口 雙向緩沖器 鎖存器 F L A S H 門電路 控制 Dstro Data[0… 7] we/re Astro 本科畢業(yè)設(shè)計 說明書 第 23 頁 共 33 頁 4 本次設(shè)計中遇到的問題及解決方案 以上介紹了整個 16 路數(shù)據(jù)采集系統(tǒng)的硬件電路實現(xiàn)，對于具體的控制邏輯信號的給出則是由控制邏輯芯片 FPGA 來實現(xiàn)，以使整個數(shù)據(jù)采集系統(tǒng)可以和諧地持續(xù)運 轉(zhuǎn)。 EPP 協(xié)議有兩個標(biāo)準(zhǔn)： 和 。其時序如圖 本科畢業(yè)設(shè)計 說明書 第 20 頁 共 33 頁 圖 FLASH寫操作時序 對與擦除操作，先寫入擦除操作命令入口地址 60H然后寫入擦除操作塊地 （擦除都是按塊擦除的所以我們會感覺到擦除操作完成的很快），接著寫入擦除操作命令 D0H 進行擦除，讀狀態(tài)存儲器端 口 I/O0，當(dāng) I/O0 為 0 的時候表示擦除操作成功，當(dāng) I/O0 為 1的時候表示擦除操作不成功。對于任何一個端口，都可以獨立地進行操作，可以對同一個存儲器的任意單元獨立地進行讀寫。既可降低以對 RAM的速度要求，又能滿足系統(tǒng)需要。 由 A/D9221組成的 A/D轉(zhuǎn)換電路部分如圖 ： 圖 由 A/D9221組成的 A/D轉(zhuǎn)換電路 在 A/D轉(zhuǎn)換過程中， FPGA起著非常重要的控制作用， FPGA控制對各路模擬量的選通。一些高速數(shù)據(jù)測量中，比如瞬態(tài)測量、雷達、視頻處理、數(shù)字示波器，對模數(shù)轉(zhuǎn)換速度要求很高，這些方面的應(yīng)用推動了A/D朝高速方向發(fā)展。 ADG506的平面引腳圖如圖 ： 本科畢業(yè)設(shè)計 說明書 第 14 頁 共 33 頁 圖 ADG506的平面引腳圖 它具有 16個模擬量輸入端，四個數(shù)據(jù)選擇端，一個模擬量輸出端，以及其他的控制輸入端。TLC2274的平面引腳圖如圖 ： 圖 TLC2274平面引腳圖 這里 TLC2274主要實現(xiàn)了電流放大即驅(qū)動能力的放大作用，為后面的 A/D轉(zhuǎn)換提供足夠的能量，另外， TLC2274也同時提供了電壓隔離的 作用，使后面負載的接入不會對輸出電壓發(fā)生影響。最后進行整個系統(tǒng)的仿真 ,實現(xiàn)總體要求 。然而，一般處理器的 I/O資源極其有限，而且又要求大量的匯編軟件配合，這就使設(shè)計移植變得比較困難；此外，由于 I/O的頻繁操作也不利于系統(tǒng)調(diào)度軟件的設(shè)計和其他軟件模塊的實傳統(tǒng)的設(shè)計方法，不但使系統(tǒng)設(shè)計較為龐 大，而且開發(fā)成本高、設(shè)計周期長、設(shè)計效率低。通過周期又常稱為系統(tǒng)響應(yīng)時間，或系統(tǒng)采集周期，這表征了系統(tǒng)從樣本輸入到輸出所需要的時間，即系統(tǒng)每采集一個有效數(shù)據(jù)所占用的時間。 系統(tǒng) 分辨率 系統(tǒng)的分辨率是指數(shù)據(jù)采集系統(tǒng)可以分 辨的輸入信號最小變化量。 量化過程 模數(shù)轉(zhuǎn)換器具有把模擬信號 Xa轉(zhuǎn)變?yōu)閿?shù)字信號 Xd的功能。若對信號的時間分辨率要求很高，那么每個采樣點的數(shù)字化工作就可能來不及做了。⑥器件的編程。⑥ VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用： VHDL語言的語法規(guī)范、標(biāo)準(zhǔn)，可讀性強。①強大的功能和靈活性： VHDL 語言具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的程序來描述復(fù)雜的邏輯控制。 VHDL 語言的結(jié)構(gòu)和設(shè)計方法受到了 ADA 語言的影響，并吸收了其他硬件描述語言的優(yōu)點。⑤ FPGA 采用高速度 CHMOS工藝，功好低，可與 COMS， TTL 電路兼容 [5]。本課題的研究 和 設(shè)計將在 上述的各個領(lǐng)域得到廣泛的應(yīng)用，所以高速數(shù)據(jù)采集系統(tǒng)的 設(shè)計 與應(yīng)用，是適應(yīng)現(xiàn)代科技發(fā)展的關(guān)鍵，具有重要的理論和現(xiàn)實意義 [3]。 實際上，在 許 多應(yīng)用場合，如雷達、通信、聲納、圖像、圖形處理、智能儀器、科學(xué)實驗、地震勘探、 無損檢測等，特別是在實時性要求高的情況下， 低速數(shù)據(jù)采集系統(tǒng)就顯得無能為力，必須采用高速，甚至超高速數(shù)據(jù)采集，才能準(zhǔn)確地記錄和再現(xiàn)原始信號，以便對其進行分析和處理。 數(shù)據(jù)采集技術(shù)是信息科學(xué)的一個重要分支，它與傳感器技術(shù)、信號處理技術(shù)、計算機技術(shù)一起構(gòu)成了現(xiàn)代檢測技術(shù)的基礎(chǔ)。 本科畢業(yè)設(shè)計 說明書 第 3 頁 共 33 頁 第 2 章 FPGA 芯片和 VHDL 語言 的概述 ２ .１ FPGA 芯片 的 概述 FPGA 的發(fā)展背景 當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路 廣泛應(yīng)用的社會。 本科畢業(yè)設(shè)計 說明書 第 4 頁 共 33 頁 Spartan‖ 系列的芯片介紹 由于我 們本次設(shè)計使用的是 Spartan‖ 系列的芯片，所以我們單獨介紹Spartan‖ 系列器件的特點和性 能 ，如表 所示 。1986 年， IEEE 致力于 VHDL 語言的標(biāo)準(zhǔn)化工作，為此成立了 VHDL 語言標(biāo)準(zhǔn)化小組。②獨立于器件的設(shè)計：設(shè)計人員采用 VHDL 語言進行硬件電路的設(shè)計時，并不需要首先選擇完成此項設(shè)計的邏輯器件 。 由于 VHDL 語言是一種 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，具有嚴(yán)格的語法規(guī)范和統(tǒng)一的標(biāo)準(zhǔn)，因此它可以使設(shè)計人員之間進行交流和共享 [7]。設(shè)計人員在從事硬件電路系統(tǒng)的合計過程中，編寫 VHDL語言程序之前必須對硬件電路系統(tǒng)的設(shè)計目的和設(shè)計要求有一個非常明確的認(rèn)識才行。實時采樣主要包括定時采樣（即等間隔采樣）和等點采樣（即變步長采樣） [8]。所謂數(shù)字信號，是指在時間上經(jīng)過采樣和量化的信號。通常用最低有效位值（ LSB），系統(tǒng)滿度信號的百分?jǐn)?shù)（ %FSR），或系統(tǒng)可分辨的實際電壓數(shù)值來表示，有時也習(xí)慣用滿度信號可以分的級數(shù)來表示。顯然，對于高速數(shù)據(jù)采集，最重要的技 術(shù)指標(biāo)莫過于系統(tǒng)通過速率了 [11]。 所以，傳統(tǒng)的設(shè)計思路在遠程多路數(shù)據(jù)采集系統(tǒng)中是不可取的，而使用 FPGA器件則可以較好地解決上述問題。 本次設(shè)計的總體思路如下：由 FPGA芯片控制多路數(shù)據(jù)通道從第一路開始開通，再由 FPGA芯片控制 AD9221開始進行 A/D轉(zhuǎn)換，并將得到的數(shù)據(jù)送入 FPGA芯片；此時，由 FPGA控制 FLASH存儲器芯片置于寫模式，并確定寫入數(shù)據(jù)存儲的地址，最后將所采集到的數(shù)據(jù)送入存儲器保存，通過并口將存儲在 FLASH存儲芯片中的數(shù)據(jù)讀出來。本設(shè)計的要求是 16通道的模擬量輸入，而 TLC2274是 四本科畢業(yè)設(shè)計 說明書 第 13 頁 共 33 頁 輸入端集成運放芯片，故這里使用 4個 TLC2274芯片來實現(xiàn)對 16路模擬量的輸入處理[12]。因為其具有 寬模擬信號輸入范圍的特點，在這里完全符合 0— +5V的模擬電壓輸入的轉(zhuǎn)換要求。為了把模擬信號轉(zhuǎn)換成計算機能處理的數(shù)字視頻信號，對 A/D轉(zhuǎn)換的速度，轉(zhuǎn)換精度，點抖動等指標(biāo)要求更高。 圖 A/D轉(zhuǎn)換部分程序模塊 本科畢業(yè)設(shè)計 說明書 第 17 頁 共 33 頁 其次 由于 本次設(shè)計用到的 A/D轉(zhuǎn)換器為 12位而存儲器為 8位所以我們采用了分段存儲方法加以存儲，將高 8位存儲一次，再將低 4位存儲一次，這樣就能 得到我們所想要的結(jié)果。此方法通過增加硬件電路的復(fù)雜性，獲得性能的提高，在芯片的速度限制是關(guān)鍵因素時，不失為一種好思路。雙端口 RAM在使用中會遇到的主要問題是兩個端口對同一個存儲單元同時進行訪問時，會有沖突發(fā)生，必須在軟件或硬件上加以避 免。在實際操作過程中，我們還用到了延遲命令，這樣做的目的主要是配合時序的需要，以便寫和擦除能夠得以順利的完成。與傳統(tǒng)并行口Centronics 標(biāo)準(zhǔn)利用軟件實現(xiàn)握手不同， EPP接口協(xié)議通過硬件自動握手，能達到500KB/s～ 2M