【正文】 end if。039。 elsif (count81) and (count85) then d_wrfifo=39。039。 fifod=01010101； elsif count=80 then 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 29 頁(yè) 共 33 頁(yè) fifod(7 downto 4)=f_data(3 downto 0)。 end process p3。 event and fosc=39。 produce channel convert channel=d_channel。139。 end if。139。 signal f_data : std_logic_vector(11 downto 0)。 fifod : out std_logic_vector(7 downto 0) 。 entity advhd is port( glrn : in std_logic。使用該數(shù)據(jù)采集系統(tǒng)，可以快速地記錄和存儲(chǔ)大量的實(shí)時(shí)數(shù)據(jù)。 第四： 在存儲(chǔ)的過(guò)程中，多路信號(hào)是同時(shí)存儲(chǔ)在 FLASH 里面 的。 圖 EPP讀操作時(shí)序 并 口 雙向緩沖器 鎖存器 F L A S H 門(mén)電路 控制 Dstro Data[0… 7] we/re Astro 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 23 頁(yè) 共 33 頁(yè) 4 本次設(shè)計(jì)中遇到的問(wèn)題及解決方案 以上介紹了整個(gè) 16 路數(shù)據(jù)采集系統(tǒng)的硬件電路實(shí)現(xiàn)，對(duì)于具體的控制邏輯信號(hào)的給出則是由控制邏輯芯片 FPGA 來(lái)實(shí)現(xiàn)，以使整個(gè)數(shù)據(jù)采集系統(tǒng)可以和諧地持續(xù)運(yùn) 轉(zhuǎn)。 EPP 協(xié)議有兩個(gè)標(biāo)準(zhǔn)： 和 。其時(shí)序如圖 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 20 頁(yè) 共 33 頁(yè) 圖 FLASH寫(xiě)操作時(shí)序 對(duì)與擦除操作，先寫(xiě)入擦除操作命令入口地址 60H然后寫(xiě)入擦除操作塊地 （擦除都是按塊擦除的所以我們會(huì)感覺(jué)到擦除操作完成的很快），接著寫(xiě)入擦除操作命令 D0H 進(jìn)行擦除，讀狀態(tài)存儲(chǔ)器端 口 I/O0，當(dāng) I/O0 為 0 的時(shí)候表示擦除操作成功，當(dāng) I/O0 為 1的時(shí)候表示擦除操作不成功。對(duì)于任何一個(gè)端口，都可以獨(dú)立地進(jìn)行操作，可以對(duì)同一個(gè)存儲(chǔ)器的任意單元獨(dú)立地進(jìn)行讀寫(xiě)。既可降低以對(duì) RAM的速度要求，又能滿足系統(tǒng)需要。 由 A/D9221組成的 A/D轉(zhuǎn)換電路部分如圖 ： 圖 由 A/D9221組成的 A/D轉(zhuǎn)換電路 在 A/D轉(zhuǎn)換過(guò)程中， FPGA起著非常重要的控制作用， FPGA控制對(duì)各路模擬量的選通。一些高速數(shù)據(jù)測(cè)量中，比如瞬態(tài)測(cè)量、雷達(dá)、視頻處理、數(shù)字示波器，對(duì)模數(shù)轉(zhuǎn)換速度要求很高，這些方面的應(yīng)用推動(dòng)了A/D朝高速方向發(fā)展。 ADG506的平面引腳圖如圖 ： 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 14 頁(yè) 共 33 頁(yè) 圖 ADG506的平面引腳圖 它具有 16個(gè)模擬量輸入端，四個(gè)數(shù)據(jù)選擇端，一個(gè)模擬量輸出端，以及其他的控制輸入端。TLC2274的平面引腳圖如圖 ： 圖 TLC2274平面引腳圖 這里 TLC2274主要實(shí)現(xiàn)了電流放大即驅(qū)動(dòng)能力的放大作用，為后面的 A/D轉(zhuǎn)換提供足夠的能量，另外， TLC2274也同時(shí)提供了電壓隔離的 作用，使后面負(fù)載的接入不會(huì)對(duì)輸出電壓發(fā)生影響。最后進(jìn)行整個(gè)系統(tǒng)的仿真 ,實(shí)現(xiàn)總體要求 。然而，一般處理器的 I/O資源極其有限，而且又要求大量的匯編軟件配合，這就使設(shè)計(jì)移植變得比較困難；此外，由于 I/O的頻繁操作也不利于系統(tǒng)調(diào)度軟件的設(shè)計(jì)和其他軟件模塊的實(shí)傳統(tǒng)的設(shè)計(jì)方法，不但使系統(tǒng)設(shè)計(jì)較為龐 大，而且開(kāi)發(fā)成本高、設(shè)計(jì)周期長(zhǎng)、設(shè)計(jì)效率低。通過(guò)周期又常稱為系統(tǒng)響應(yīng)時(shí)間，或系統(tǒng)采集周期，這表征了系統(tǒng)從樣本輸入到輸出所需要的時(shí)間，即系統(tǒng)每采集一個(gè)有效數(shù)據(jù)所占用的時(shí)間。 系統(tǒng) 分辨率 系統(tǒng)的分辨率是指數(shù)據(jù)采集系統(tǒng)可以分 辨的輸入信號(hào)最小變化量。 量化過(guò)程 模數(shù)轉(zhuǎn)換器具有把模擬信號(hào) Xa轉(zhuǎn)變?yōu)閿?shù)字信號(hào) Xd的功能。若對(duì)信號(hào)的時(shí)間分辨率要求很高，那么每個(gè)采樣點(diǎn)的數(shù)字化工作就可能來(lái)不及做了。⑥器件的編程。⑥ VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用： VHDL語(yǔ)言的語(yǔ)法規(guī)范、標(biāo)準(zhǔn)，可讀性強(qiáng)。①?gòu)?qiáng)大的功能和靈活性： VHDL 語(yǔ)言具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的程序來(lái)描述復(fù)雜的邏輯控制。 VHDL 語(yǔ)言的結(jié)構(gòu)和設(shè)計(jì)方法受到了 ADA 語(yǔ)言的影響，并吸收了其他硬件描述語(yǔ)言的優(yōu)點(diǎn)。⑤ FPGA 采用高速度 CHMOS工藝，功好低，可與 COMS， TTL 電路兼容 [5]。本課題的研究 和 設(shè)計(jì)將在 上述的各個(gè)領(lǐng)域得到廣泛的應(yīng)用，所以高速數(shù)據(jù)采集系統(tǒng)的 設(shè)計(jì) 與應(yīng)用，是適應(yīng)現(xiàn)代科技發(fā)展的關(guān)鍵，具有重要的理論和現(xiàn)實(shí)意義 [3]。 實(shí)際上，在 許 多應(yīng)用場(chǎng)合，如雷達(dá)、通信、聲納、圖像、圖形處理、智能儀器、科學(xué)實(shí)驗(yàn)、地震勘探、 無(wú)損檢測(cè)等，特別是在實(shí)時(shí)性要求高的情況下， 低速數(shù)據(jù)采集系統(tǒng)就顯得無(wú)能為力，必須采用高速，甚至超高速數(shù)據(jù)采集，才能準(zhǔn)確地記錄和再現(xiàn)原始信號(hào)，以便對(duì)其進(jìn)行分析和處理。 數(shù)據(jù)采集技術(shù)是信息科學(xué)的一個(gè)重要分支，它與傳感器技術(shù)、信號(hào)處理技術(shù)、計(jì)算機(jī)技術(shù)一起構(gòu)成了現(xiàn)代檢測(cè)技術(shù)的基礎(chǔ)。 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 3 頁(yè) 共 33 頁(yè) 第 2 章 FPGA 芯片和 VHDL 語(yǔ)言 的概述 ２ .１ FPGA 芯片 的 概述 FPGA 的發(fā)展背景 當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路 廣泛應(yīng)用的社會(huì)。 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 4 頁(yè) 共 33 頁(yè) Spartan‖ 系列的芯片介紹 由于我 們本次設(shè)計(jì)使用的是 Spartan‖ 系列的芯片，所以我們單獨(dú)介紹Spartan‖ 系列器件的特點(diǎn)和性 能 ，如表 所示 。1986 年， IEEE 致力于 VHDL 語(yǔ)言的標(biāo)準(zhǔn)化工作，為此成立了 VHDL 語(yǔ)言標(biāo)準(zhǔn)化小組。②獨(dú)立于器件的設(shè)計(jì)：設(shè)計(jì)人員采用 VHDL 語(yǔ)言進(jìn)行硬件電路的設(shè)計(jì)時(shí)，并不需要首先選擇完成此項(xiàng)設(shè)計(jì)的邏輯器件 。 由于 VHDL 語(yǔ)言是一種 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，具有嚴(yán)格的語(yǔ)法規(guī)范和統(tǒng)一的標(biāo)準(zhǔn)，因此它可以使設(shè)計(jì)人員之間進(jìn)行交流和共享 [7]。設(shè)計(jì)人員在從事硬件電路系統(tǒng)的合計(jì)過(guò)程中，編寫(xiě) VHDL語(yǔ)言程序之前必須對(duì)硬件電路系統(tǒng)的設(shè)計(jì)目的和設(shè)計(jì)要求有一個(gè)非常明確的認(rèn)識(shí)才行。實(shí)時(shí)采樣主要包括定時(shí)采樣（即等間隔采樣）和等點(diǎn)采樣（即變步長(zhǎng)采樣） [8]。所謂數(shù)字信號(hào)，是指在時(shí)間上經(jīng)過(guò)采樣和量化的信號(hào)。通常用最低有效位值（ LSB），系統(tǒng)滿度信號(hào)的百分?jǐn)?shù)（ %FSR），或系統(tǒng)可分辨的實(shí)際電壓數(shù)值來(lái)表示，有時(shí)也習(xí)慣用滿度信號(hào)可以分的級(jí)數(shù)來(lái)表示。顯然，對(duì)于高速數(shù)據(jù)采集，最重要的技 術(shù)指標(biāo)莫過(guò)于系統(tǒng)通過(guò)速率了 [11]。 所以，傳統(tǒng)的設(shè)計(jì)思路在遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)中是不可取的，而使用 FPGA器件則可以較好地解決上述問(wèn)題。 本次設(shè)計(jì)的總體思路如下：由 FPGA芯片控制多路數(shù)據(jù)通道從第一路開(kāi)始開(kāi)通，再由 FPGA芯片控制 AD9221開(kāi)始進(jìn)行 A/D轉(zhuǎn)換，并將得到的數(shù)據(jù)送入 FPGA芯片；此時(shí)，由 FPGA控制 FLASH存儲(chǔ)器芯片置于寫(xiě)模式，并確定寫(xiě)入數(shù)據(jù)存儲(chǔ)的地址，最后將所采集到的數(shù)據(jù)送入存儲(chǔ)器保存，通過(guò)并口將存儲(chǔ)在 FLASH存儲(chǔ)芯片中的數(shù)據(jù)讀出來(lái)。本設(shè)計(jì)的要求是 16通道的模擬量輸入，而 TLC2274是 四本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 13 頁(yè) 共 33 頁(yè) 輸入端集成運(yùn)放芯片，故這里使用 4個(gè) TLC2274芯片來(lái)實(shí)現(xiàn)對(duì) 16路模擬量的輸入處理[12]。因?yàn)槠渚哂?寬模擬信號(hào)輸入范圍的特點(diǎn)，在這里完全符合 0— +5V的模擬電壓輸入的轉(zhuǎn)換要求。為了把模擬信號(hào)轉(zhuǎn)換成計(jì)算機(jī)能處理的數(shù)字視頻信號(hào)，對(duì) A/D轉(zhuǎn)換的速度，轉(zhuǎn)換精度，點(diǎn)抖動(dòng)等指標(biāo)要求更高。 圖 A/D轉(zhuǎn)換部分程序模塊 本科畢業(yè)設(shè)計(jì) 說(shuō)明書(shū) 第 17 頁(yè) 共 33 頁(yè) 其次 由于 本次設(shè)計(jì)用到的 A/D轉(zhuǎn)換器為 12位而存儲(chǔ)器為 8位所以我們采用了分段存儲(chǔ)方法加以存儲(chǔ)，將高 8位存儲(chǔ)一次，再將低 4位存儲(chǔ)一次，這樣就能 得到我們所想要的結(jié)果。此方法通過(guò)增加硬件電路的復(fù)雜性，獲得性能的提高，在芯片的速度限制是關(guān)鍵因素時(shí)，不失為一種好思路。雙端口 RAM在使用中會(huì)遇到的主要問(wèn)題是兩個(gè)端口對(duì)同一個(gè)存儲(chǔ)單元同時(shí)進(jìn)行訪問(wèn)時(shí)，會(huì)有沖突發(fā)生，必須在軟件或硬件上加以避 免。在實(shí)際操作過(guò)程中，我們還用到了延遲命令，這樣做的目的主要是配合時(shí)序的需要，以便寫(xiě)和擦除能夠得以順利的完成。與傳統(tǒng)并行口Centronics 標(biāo)準(zhǔn)利用軟件實(shí)現(xiàn)握手不同， EPP接口協(xié)議通過(guò)硬件自動(dòng)握手，能達(dá)到500KB/s～ 2M