【正文】 布局布線后的設計模擬。⑥器件的編程。設計人員在從事硬件電路系統(tǒng)的合計過程中，編寫 VHDL語言程序之前必須對硬件電路系統(tǒng)的設計目的和設計要求有一個非常明確的認識才行。 本科畢業(yè)設計 說明書 第 7 頁 共 33 頁 第 3 章 數(shù)據(jù)采集系統(tǒng)的 構(gòu)成 數(shù)據(jù)采集 系統(tǒng) 技術(shù) 指標 采樣方式 有兩種基本的數(shù)字化采樣方式：實時采樣與等效時間采樣。對于實時 采樣，當數(shù)字化一開始，信號波形的第一個采樣點就被采入并數(shù)字化，然后 ，經(jīng)過一個采樣間隔，再采入第二個樣本。這樣一直將整個信號波形數(shù)字化后存入波形存儲器。實時采樣的主要優(yōu)點在于信號波形一到就采入，因此適用于任何形式的信號波形，重復的或不重復的，單次的或連續(xù)的。其主要缺點是時間分辨率較差。每個采樣點的采入、量化、存儲，必須在小于采樣間隔的時間內(nèi)全部完成。若對信號的時間分辨率要求很高，那么每個采樣點的數(shù)字化工作就可能來不及做了。實時采樣主要包括定時采樣（即等間隔采樣）和等點采樣（即變步長采樣） [8]。 等效時間采樣技術(shù)可以實現(xiàn)很高的數(shù)字化轉(zhuǎn)換速率。然而，這種技術(shù)要求信號波形是可以 重復產(chǎn)生的。由于波形可以重復取得，故采樣可以用較慢速度進行。采集的樣本可以是時序的（步進、步退、差頻），也可以是隨機的。這樣就可以把許多采集的樣本合成一個采樣密度較高的波形。一般也常將等效時間采樣稱為變換采樣。 量化過程 模數(shù)轉(zhuǎn)換器具有把模擬信號 Xa轉(zhuǎn)變?yōu)閿?shù)字信號 Xd的功能。所謂數(shù)字信號，是指在時間上經(jīng)過采樣和量化的信號。數(shù)字信號可以用一系列的數(shù)來表示，而每一個數(shù)又是由有限個數(shù)碼來表示的。 量化電平定義為滿量程電壓 UFSR與 2 的 N 次冪的比值，其中 N 為數(shù)字信號 Xd的二進制位數(shù)。量化電平一般用 Q來表 示，因此有： NFSRVQ 2? 本次設計中 UFSR的值為 5V，所采用的 A/D 為 12 位的 AD9221 芯片，所以可得量本科畢業(yè)設計 說明書 第 8 頁 共 33 頁 化電平 Q 為 25mV。一般認為量化誤差是隨機變量，且分別在區(qū)域 Q＜ e＜ 0 或區(qū)域Q/2＜ e＜ Q/2 中均勻分布。在實際量化時，碼位擴展有一最大限度，因此就必須允許有一定的誤差，即量化過程必然要引入這種不定因素。這種不定因素的引入所帶來的誤差，通常稱為量化噪聲 [9]。 系統(tǒng) 分辨率 系統(tǒng)的分辨率是指數(shù)據(jù)采集系統(tǒng)可以分 辨的輸入信號最小變化量。通常用最低有效位值（ LSB），系統(tǒng)滿度信號的百分數(shù)（ %FSR），或系統(tǒng)可分辨的實際電壓數(shù)值來表示，有時也習慣用滿度信號可以分的級數(shù)來表示。表 示出了滿度值為10V時，數(shù)據(jù)采集系統(tǒng)的分辨率。 表 系統(tǒng)的分辨率（滿度值為 10V） 系統(tǒng)精度 系統(tǒng)精度是指當系統(tǒng)工作于額定通過速率下，每個離散的采樣樣本的轉(zhuǎn)換精度。模數(shù)轉(zhuǎn)換器的精度是一個系統(tǒng)精度的極限值，對一個 bit 分辨率的系統(tǒng)，采用一個 12bit 的 A/D 轉(zhuǎn)換器，數(shù)據(jù)采集系統(tǒng)中的 MUX 以及 SHA 的精度均應明顯優(yōu)于選用的 A/D 器件，系統(tǒng)精度才能保證 [10]。 系 統(tǒng)通過速率 系統(tǒng)通過速率通常又稱為系統(tǒng)速度、傳輸速度、采集速率以及吞吐率等，是指系統(tǒng)每個通道、每秒鐘可采集、處理的樣本數(shù)。對于一個包括模擬量輸入及模擬量輸出的采集系統(tǒng)，通過速率指系統(tǒng)每個通道、每秒鐘可采集、處理與輸出的樣本數(shù)。本科畢業(yè)設計 說明書 第 9 頁 共 33 頁 時間域上，與通過速率相對應的技術(shù)指標是通過周期，這是通過速率的倒數(shù)。通過周期又常稱為系統(tǒng)響應時間，或系統(tǒng)采集周期，這表征了系統(tǒng)從樣本輸入到輸出所需要的時間，即系統(tǒng)每采集一個有效數(shù)據(jù)所占用的時間。顯然，對于高速數(shù)據(jù)采集，最重要的技 術(shù)指標莫過于系統(tǒng)通過速率了 [11]。 本次設計具體的實現(xiàn) 本次設計可分采集部分 ， 存儲部分以及讀取部分這三大部分來實現(xiàn) 。 下面先對其硬件電路 原理 及其 編程思想進行敘述然后詳細的講解各部分的組成和功能。 硬件電路 設計 原理 本設計 《 多通道同步高速 數(shù)據(jù) 采集系統(tǒng) 》 選 16 路不同 輸入通道進行信號的采集 ，并將采集到的數(shù)據(jù)進行實時存儲的設計。本次設計將主要采用 Spartan— ‖ 系列的 FPGA 芯片 sc2s50 進行數(shù)據(jù)傳輸控制，用 AD9221 進行 A/D 轉(zhuǎn)換，用 FLASH 芯片 進行存儲數(shù)據(jù) ，用并口對存儲在 FLASH 存儲 芯片 中的數(shù)據(jù)進行讀取 。 其 結(jié)構(gòu) 框圖如下 圖 本次 設計的結(jié)構(gòu)框圖 傳統(tǒng)的設計思路不但要使用大量的外圍芯片，而且需主處理器直接控制各種采預處理 預處理 預處理 模 擬 開 關(guān) F P G A FLASH 并口 信號 1 信號 2 信號 16 A/D 時鐘 控制信號 本科畢業(yè)設計 說明書 第 10 頁 共 33 頁 集模塊和控制模塊，并完成各模塊和通道的自檢。因此，這種解決方案需要占用主處理器大量的 I/O資源和處理時間。然而，一般處理器的 I/O資源極其有限，而且又要求大量的匯編軟件配合，這就使設計移植變得比較困難；此外，由于 I/O的頻繁操作也不利于系統(tǒng)調(diào)度軟件的設計和其他軟件模塊的實傳統(tǒng)的設計方法，不但使系統(tǒng)設計較為龐 大，而且開發(fā)成本高、設計周期長、設計效率低。 所以，傳統(tǒng)的設計思路在遠程多路數(shù)據(jù)采集系統(tǒng)中是不可取的，而使用 FPGA器件則可以較好地解決上述問題。 本次設計的思路是：將 32路不同輸入通道中的模擬量送入多路數(shù)據(jù)選擇器（ ADG506），再由 FPGA芯片（ SC2S50）控制多路信號 選擇器（ ADG506）進行信號選通，每次只能傳出一路信號。再將這路信號 送入 A/D轉(zhuǎn)換器（ AD9221），此處還是由 FPGA芯片（ SC2S50）進行控制，對送入 A/D轉(zhuǎn)換器（ AD9221）的信號 進行 A/D轉(zhuǎn)換，使得送入的模擬量變?yōu)閿?shù)字量。再將 數(shù)字量送入 FPGA芯片（ SC2S50）進行地址譯碼，然后送入 FLASH存儲器 進行數(shù)據(jù)存儲再通過并口對存儲在 FLASH芯片中的數(shù)據(jù)進行處理操作 。 程序設計 及其思想 VHDL 采用 由 上至下的設計方法 ,就是從系統(tǒng)總體要求出發(fā) ,由 上至下地逐步將涉及內(nèi)容細化 ,最后完成系統(tǒng)硬件的整體設計 。 首先進行原理圖設計 ,即為頂層文件設計 。接著細化原理圖中的各個功能模塊 ,編程并仿真其功能 ,即為底層文件設計 。最后進行整個系統(tǒng)的仿真 ,實現(xiàn)總體要求 。 本次設計的總體思路如下：由 FPGA芯片控制多路數(shù)據(jù)通道從第一路開始開通，再由 FPGA芯片控制 AD9221開始進行 A/D轉(zhuǎn)換，并將得到的數(shù)據(jù)送入 FPGA芯片；此時，由 FPGA控制 FLASH存儲器芯片置于寫模式，并確定寫入數(shù)據(jù)存儲的地址，最后將所采集到的數(shù)據(jù)送入存儲器保存，通過并口將存儲在 FLASH存儲芯片中的數(shù)據(jù)讀出來。第一路數(shù)據(jù)采集完成后，程序自動開始采集第二路的數(shù)據(jù)，并依次采集剩下通道的數(shù)據(jù)；當采集完第 16路數(shù)據(jù)后，程序又將自動去采集第一路的數(shù)據(jù)，最后形成對 16信號進行循環(huán)采集的過程。 程序設計流程圖本科畢業(yè)設計 說明書 第 11 頁 共 33 頁 開始 初始化 啟動開關(guān) 寫操作 選擇傳輸信號的通道 啟動 A/D 轉(zhuǎn)換 FLASH 存儲芯片 讀操作 等待握手信號變低 將 控 制 寄存 器中 的Write 控制位置高 將控制寄存器中Dstrb(Astrb)控制位置低 等待握手信號變高 PC機從并行口引腳讀取數(shù)據(jù) 將控制寄存器中Dstrb(Astrb)控制位置高 擦除操作 寫擦除操作命令入口地址 60H 寫需要擦除的塊地址 寫擦除命令 D0H 讀狀態(tài)寄存器 并口讀取數(shù)據(jù) I/O0=0 擦除完成 操作結(jié)束 本科畢業(yè)設計 說明書 第 12 頁 共 33 頁 圖 設計流程圖 信號采集部分 本 次 設計用 TLC2274 芯片， ADG506 芯片， AD9221 芯片組成信號的采集部分，下面分述這幾種芯片的功能與特性 。 前端模擬 信號 輸入 本數(shù)據(jù)采集系統(tǒng)是實現(xiàn) 32路模擬信號的實時采集，輸入信號范圍為 0+5 V的模擬電壓信號，因為輸入的模擬量已經(jīng)滿足了幅度大小要求，所以可在本系統(tǒng)的模擬輸入部分采用具有電流放大和起隔離作用的電壓跟隨器來實現(xiàn)，在綜合考慮了各種條件下，本設計選用的芯片是 TEXAS公司的 TLC2274電壓跟隨器。 TLC2274是四運放集成電路，它采用 14腳雙列 貼片 塑料封裝 。 內(nèi)部包含四組形式完全相同的運算放大器，除電源共用外，四組運放相互獨立。 TLC2274運放電路具有電源電壓范圍寬，靜態(tài)功耗小，可單電源使用，價格低廉等