【文章內(nèi)容簡(jiǎn)介】 論文 7 ③ 短線資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線； ④ 其他：在邏輯單元內(nèi)部還有著各種布線資源和專(zhuān)用時(shí)鐘、復(fù)位等控制信號(hào)線。 由于在設(shè)計(jì)過(guò)程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 底層嵌入功能單元 的概念比較模糊，這里我們指的是那些通用程度比較高的嵌入式功能模塊，比如 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP和 CPU 等。隨著 FPGA 的發(fā)展，這些模塊被越來(lái)越多地嵌入到 FPGA 的內(nèi)部，以滿足不同場(chǎng)合的需要。 內(nèi)嵌專(zhuān)用硬核 與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要是那些通用性相對(duì)較弱，不是所有 FPGA 器件都包含硬核。 如高速串并收發(fā)單元、 PCIe 接口硬核等。 系統(tǒng)所選用的 EP3C25Q240C8N 是 Altera Cyclone 系列的第三代產(chǎn)品。 Cyclone III系列 FPGA 前所未有地同時(shí)實(shí)現(xiàn)了低功耗、低 成本和高性能 ,進(jìn)一步擴(kuò)展了 FPGA在成本敏感 的 大批量領(lǐng)域中的應(yīng)用。 EP3C25 擁有 24624 個(gè)邏輯單元，內(nèi)部集成 66個(gè) M9K 嵌入式存儲(chǔ)器模塊 ，內(nèi)部 RAM 資源多達(dá) 608Kbits， 66 個(gè)嵌入式 18*18 乘法器， 4 個(gè)內(nèi)部 PLL， 最大用戶 I/O 引腳數(shù)量 148 個(gè)， 83個(gè) 差分通道 。系統(tǒng)中 AD輸出為 LVDS，因此需要多達(dá)十組的 LVDS通道，數(shù)據(jù)緩沖需要大量的內(nèi)部 RAM資源， EP3C25內(nèi)部的 66 個(gè) M9K 資源可以很好的滿足設(shè)計(jì)要求。 AD 采樣時(shí)鐘由 FPGA 片內(nèi) PLL倍頻獲得，而且多個(gè)片內(nèi) PLL 更加有利于 AD時(shí)鐘的分頻與控 制 [5][6]。 FPGA 的設(shè)計(jì)步驟 FPGA 的設(shè)計(jì)能力很大程度上決定了系統(tǒng)能夠達(dá)到的設(shè)計(jì)指標(biāo)，而在現(xiàn)在電路系統(tǒng)中 FPGA 往往被用于通信系統(tǒng)的中樞，負(fù)責(zé)了大量的數(shù)據(jù)采集和前期處理 和控制 工作， FPGA 的設(shè)計(jì)能力也就直接決定了系統(tǒng)的效率 ， FPGA 作為系統(tǒng)的中間級(jí)主芯片承擔(dān)著承前啟后的重大任務(wù)，成為系統(tǒng)設(shè)計(jì)的關(guān)鍵。 FPGA 的設(shè)計(jì)其實(shí)是一個(gè)非常復(fù)雜嚴(yán)密的過(guò)程，特別是對(duì)高速實(shí)時(shí)系統(tǒng)來(lái)說(shuō)，F(xiàn)PGA 的設(shè)計(jì)需要一個(gè)科學(xué)合理的設(shè)計(jì)流程，它開(kāi)始于系統(tǒng)設(shè)計(jì)的初期，有極強(qiáng)的針對(duì)性和嚴(yán)密性。以前“刀耕火種”的設(shè)計(jì)方法已 經(jīng)不能適用于高速系統(tǒng)中的 FPGA設(shè)計(jì)，代碼設(shè)計(jì)已近變得基礎(chǔ)功，而更重要的部分在于仿真和時(shí)序分析。 科學(xué)的 FPGA設(shè)計(jì)方法大體分為一下幾個(gè)步驟 []，具體的分析見(jiàn)參考文獻(xiàn) ： 更多論文 8 電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA工具。常見(jiàn)的使用 HDL語(yǔ)言編程和原理圖輸入兩種方式。 使用 HDL描述完電路后，要用專(zhuān)業(yè)的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。功能仿真一般稱(chēng)為前仿真，主要使用的軟件是 ModelSim。通過(guò)仿真能及時(shí)的發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加 快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。 綜合優(yōu)化其實(shí)就是將我們編寫(xiě)好的 HDL 語(yǔ)言用 FPGA 內(nèi)部的與非門(mén)、觸發(fā)器和RAM 等基本邏輯單元實(shí)現(xiàn)，并按照目標(biāo)與要求優(yōu)化所生成的邏輯連接。通常我們的做法是直接使用器件廠商自帶的綜合工具進(jìn)行綜合，在根據(jù)目標(biāo)優(yōu)化方面做的很不足。常見(jiàn)的綜合優(yōu)化工具有 Synplicity 公司的 Synplify。 綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致， 那就要做綜合后仿真，它一般就是指 帶門(mén)延時(shí)的 仿真。特別是當(dāng)遇到布局布線后仿真時(shí)發(fā)現(xiàn)有電路結(jié)構(gòu)與設(shè)計(jì)意圖不符的現(xiàn)象，則常常 要回溯到綜合后仿真以確認(rèn)是否是由于綜合歧義造成的問(wèn)題。 基本邏輯單元組成的網(wǎng)表，它與芯片的實(shí)際結(jié)構(gòu)還是有差別的，這時(shí)需要 使用FPGA 廠商自己的工具，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體FPGA 上，這就是實(shí)現(xiàn)過(guò)程。布局是指將邏輯網(wǎng)表中的硬件原語(yǔ)或者底層單元合理的適配到 FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上，布局的優(yōu)劣 對(duì)設(shè)計(jì)的最終實(shí)現(xiàn)結(jié)構(gòu)（在速度和面積兩方面）影響很大；布線是指根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用 FPGA 內(nèi)部的各種連線資源，合理正確連接各個(gè)元件的過(guò)程。在高速電路設(shè)計(jì)中，對(duì)時(shí)序約束和布 局布線有很高的要求，這是在設(shè)計(jì)初期就已經(jīng)決定好的。 將布局布線的延時(shí)信息反標(biāo)注到網(wǎng)表中，進(jìn)行的仿真就叫時(shí)序仿真，也稱(chēng)為后仿真。 在有些高速設(shè)計(jì)的情況下需要使用第三方的板級(jí)驗(yàn)證工具進(jìn)行仿真驗(yàn)證，如Mentor Hyperlynx 等可以通過(guò)對(duì)設(shè)計(jì)的 IBIS、 HSPICE 等模型的仿真，能較好的分析高速設(shè)計(jì)的信號(hào)完整性、電磁干擾等電路特性。 更多論文 9 將配置文件加載到 FPGA 中，再使用示波器、邏輯分析儀等儀器分析輸出信號(hào)，在一些簡(jiǎn)單的設(shè)計(jì)中可以使用 QuartusII 內(nèi)嵌的 SignalTapII 對(duì)設(shè)計(jì)進(jìn)行在線邏輯分析。 FPGA 核心電路設(shè)計(jì) FPGA 各系列的最小系統(tǒng)板的單元組成基本相同，僅具體電路中存在著差異。一般可以把其組成分為七部分： FPGA 主芯片、 PROM 存儲(chǔ)芯片、電源電路、全局時(shí)鐘發(fā)生電路、 JTAG 接口電路 、下載模式選擇電路和接口引出插針。以該最小系統(tǒng)板作為控制核心，外加所需的接口電路就可以實(shí)現(xiàn)各種設(shè)計(jì) [5]。 整個(gè)系統(tǒng) 的 FPGA 部分都是 圍繞 EP3C25 設(shè)計(jì)，其他外圍的器件的選擇都是根據(jù)它的特點(diǎn)設(shè)計(jì)。由于 EP3C25 的配置文件大小為 ，因此外圍 的 PROM 配置芯片選用 EPCS16； FPGA 除了核心供電 外， I/O 供電上還必須區(qū)分，因?yàn)?FPGA 的 bank5和 bnak6 與 AD的 LVDS 直接相連，因此在這兩個(gè) bank 上的 I/O 供電必須是 ；全局時(shí)鐘的發(fā)生電路 主要由 50M的有源晶振組成， 在 晶振 電源上 加入磁珠 和電容用來(lái)吸收和濾除 高頻分量，保證 電源輸入的穩(wěn)定，時(shí)鐘輸出 端串聯(lián)一個(gè) 33Ω 電阻保持時(shí)鐘輸出信號(hào)完整性 ； JTAG 電路中的 VCCIO 必須使用 與其他的電路使用 不同；配置方式的選擇依然可以通過(guò) MSEL[0..2]的不同接法決定。 具體的 FPGA 外圍電路見(jiàn)附錄。 主控 CPU 選型 主控 CPU相當(dāng)與人的心臟，整個(gè)系統(tǒng)運(yùn)行的快慢與它有直接關(guān)系，常見(jiàn)的嵌入式處理器有單片機(jī)、 ARM、 DSP 等，它們都有各自的特點(diǎn)，運(yùn)用的場(chǎng)合各有不同，設(shè)計(jì)的難度也不一樣。主控 CPU 的選擇是一個(gè)綜合的過(guò)程， 在選擇時(shí)它必須有 以下特點(diǎn)： 1. CPU 運(yùn)算速度快，不能拖慢整個(gè)系統(tǒng)采集的效率。 2. CPU 內(nèi)嵌 LCD 控制器可以驅(qū)動(dòng) TFTLCD，利于降低系統(tǒng)設(shè)計(jì)難度。 3. 所選 處理器 比較常見(jiàn) ，在其他設(shè)計(jì)中有廣泛應(yīng)用，便于代碼移植，簡(jiǎn)化設(shè)計(jì)。 4. 基于此 CPU 的 開(kāi)發(fā)板購(gòu)買(mǎi)方便，價(jià)格便宜 ，代碼豐 富。 基于以上的這些條件， 主控 CPU選擇三星公司 ARM9S3C2410A， 它是當(dāng)前比較流行的 ARM 處理器，開(kāi)發(fā)板比較常見(jiàn)且價(jià)格便宜，有大量現(xiàn)成的設(shè)計(jì)可供參考，代碼圖書(shū)資源豐富，屬于比較典型的 ARM9 處理器。 更多論文 10 S3C2410 簡(jiǎn)介 S3C2410是三星公司推出的采用 RISC結(jié)構(gòu)的 16/32位微處理器。它基于 ARM920T內(nèi)核，采用五級(jí)流水線和哈佛結(jié)構(gòu)，頻率達(dá)到 203MHZ，是高性能低功耗的硬宏單元。S3C2410 被廣泛應(yīng)用于手持設(shè)備以及普通的嵌入式應(yīng)用的集成系統(tǒng)，為了降低整個(gè)系統(tǒng)的成本， S3C2410還包含下列部分： LCD 控制器（ STNamp。TFT）、 NAND Flash 引導(dǎo)裝入程序、系統(tǒng)管理（片選邏輯和 SDRAM 控制器）、 3通道 UART、 4通道 DMA、 4 通道 PWM 時(shí)鐘、 I/O 口、 RTC、 8通道 10 位 ADC 及觸摸屏接口、 IIC 總線接口、 IIS 總線接口、 USB主口和設(shè)備口和 2通道 SPI 總線接口 [8]。 ARM 核心板組成 隨著 ARM處理器的功能越來(lái)越強(qiáng)大， 處理器的封裝和 PCB 設(shè)計(jì)也變得越來(lái)越困難，一般的 ARM9 處理器都是 BGA 封裝，需要用六層板來(lái)布線，因此為了節(jié)約成本，一般的開(kāi)發(fā)板設(shè)計(jì)者都把核心 處理器和一些基本的芯片集成在一個(gè)六層的核心板上，六層板將大部分未使用的硬件資源都用 I/O 引出，而其他的外圍電路都放在兩層的底板上。我們的設(shè)計(jì)中也使用現(xiàn)有的 2410 核心板，再基于此核心板設(shè)計(jì)底板電路。 ARM 核心板一般由 以 下幾個(gè)部分組成： ARM 處理器、 SDRAM 存儲(chǔ)器、 NAND FLASH、晶振、 有些甚至還包括 Nor FLASH 和系統(tǒng)電源芯片，它集成度都很高，基本上可以經(jīng)過(guò)添加簡(jiǎn)單的外部電路之后即可使用。使用核心板大大簡(jiǎn)化了硬件設(shè)計(jì)，即提高了硬件的利用率，又降低了設(shè)計(jì)的難度，可謂一舉兩得。 ARM 外圍電路 由于使用 ARM核心板，因此 ARM的外部電路 比較 簡(jiǎn)單，設(shè)計(jì)中重復(fù)的 存儲(chǔ)器部分都被省略了，不同的是根據(jù)不同的設(shè)計(jì)要求，使用不同的外圍 設(shè)備。 數(shù)據(jù)采集卡中 ARM 的外圍設(shè)備 主要由 LCD、 UART 接口、 SPI 接口、 JTAG 和復(fù)位電路組成。 由于使用的核心板上沒(méi)有電源設(shè)計(jì)，核心板供電都是靠底板的兩個(gè) AMS1117 分別對(duì) I/O和核心進(jìn)行供電。 ARM 的外圍部分電路見(jiàn)附錄 1。 更多論文 11 第三章 數(shù)據(jù)采集 與觸發(fā) 電路設(shè)計(jì) FPGA 高速采集和采集后的觸發(fā)控制是系統(tǒng)設(shè)計(jì)的關(guān)鍵部分，它直接決定了數(shù)據(jù)的正確性和穩(wěn)定性。本 章主要是對(duì) FPGA 數(shù)據(jù)采集、觸發(fā)控制和存儲(chǔ)器控制三個(gè)方面加以論述，再結(jié)合實(shí)驗(yàn)中遇到的問(wèn)題，對(duì) FPGA 數(shù)據(jù)采集和觸發(fā)控制中的關(guān)鍵部分 進(jìn)行 分析， 來(lái) 達(dá)到高效高速采集的目的。 前端采集電路設(shè)計(jì) AD 前端調(diào)理電路 前端調(diào)理電路目的就是將被測(cè)信號(hào)調(diào)理到 AD9480 模擬輸入的電壓范圍。 被測(cè)信號(hào)經(jīng)過(guò)前端阻抗變換網(wǎng)絡(luò)之后，進(jìn)入 后級(jí) 運(yùn)算放大器 ，后級(jí)選擇高阻抗低噪聲運(yùn)算放大器 ADA4817， 輸入阻抗高達(dá) 500GΩ。 后級(jí)信號(hào)經(jīng)過(guò)調(diào)理之后輸入 AD8351 中，AD8351 主要是將輸入的單端信號(hào)轉(zhuǎn)換為 AD9480 需要 的差分信號(hào)。 與 多數(shù)高速、高動(dòng)態(tài)范圍的 A/D 一樣， AD9480 也是 采 用差分模擬輸入。模擬信號(hào)采用差分輸入可以改善很多性能，其中最主要的一點(diǎn)就是差分結(jié)構(gòu)對(duì)模擬輸入信號(hào)的偶次諧波有較高的抑制性，而且對(duì)共模噪聲有著非常好的抑制作用。 設(shè)計(jì)中使用 AD8351 將單端信號(hào)轉(zhuǎn)換為差分輸出來(lái)驅(qū)動(dòng) AD9480。 AD8351 是 ADI公司推出的一款低功耗、 高 帶寬差分放大器。它采用 10 引腳的 MSOP 封裝，在寬泛范圍內(nèi)能具有良好的低噪聲和失真特性。因此 AD8351 是設(shè)計(jì) 高精度 采樣系統(tǒng)的最佳選擇 ， AD8351 還可實(shí)現(xiàn)信號(hào)的單端變差分 [9]。 下圖 31 為 AD8351 單端轉(zhuǎn)差分的典型電路： 圖 31 AD8351單端轉(zhuǎn)差分的典型電路 模擬信號(hào)經(jīng)過(guò) AD8351 轉(zhuǎn)換為差分信號(hào)之后進(jìn)入 AD9480。設(shè)計(jì)中可以 使用 S1 引腳來(lái)選擇數(shù)據(jù)輸出格式和占空比 ，當(dāng)輸出 LVDS 格式數(shù)據(jù)時(shí)， LVDSBIAS 必須通過(guò)更多論文 12 接地， 來(lái) 調(diào)整 LVDS 輸出電流。 可以 由 SENSE 來(lái)決定 滿刻度的大小，通過(guò)變化跳線來(lái)改變 SENSE 引腳的 電壓 來(lái) 實(shí)現(xiàn) 不同的滿刻度范圍 ， SENSE 默認(rèn)為接地， 表示 ADC 使用內(nèi)部 1V 作為 滿刻度范圍 ，同時(shí) 外部參考引腳 VREF 接地。 下圖 32 為AD9480 功能模塊圖，通過(guò)配置上述功能引腳后 AD9480 即可以正常工作。 圖 32 AD9480功能模塊圖 FPGA 數(shù)據(jù)采集 設(shè)計(jì)中使用 FPGA 內(nèi)部的 RAM 來(lái)緩沖 AD 輸出的數(shù)據(jù)， EP3C25 內(nèi)部的 RAM 資源總共有 608Kbits， 使用這些內(nèi)部的 RAM 作為數(shù)據(jù)緩沖單元，既可以節(jié)約成本，又可以提高硬件采集的性能。使用 FPGA 內(nèi)部的 RAM 資源， 設(shè)計(jì)中 可以非常容易的構(gòu)建前端數(shù)據(jù)緩沖所需要的雙口 RAM或者 FIFO， 前端緩沖器的大小直接決定了數(shù)據(jù)采集卡連續(xù)記錄的能力，可以根據(jù) 內(nèi)部 RAM 使用的情況來(lái)合理的分配 FPGA 內(nèi)部的 RAM 資源。 FPGA 內(nèi)部 RAM 的存在形式一般有以下幾種， 分別為 512bit 的 M512， 4kbit 的M4K,以及 9kbit 的 M9K。 EP3C25 內(nèi)部就有 66 個(gè) M9K 嵌入式存儲(chǔ)器模塊 ，它們均勻散布在 FPGA 的各個(gè) bank 中，用 M9K 實(shí)現(xiàn)真正的雙口 RAM。 C8 等級(jí)的 FPGA 實(shí)現(xiàn)雙口RAM的最高的工作為 238MHZ，而 AD9480 最大的采樣率為 250M，因此使用 FPGA 來(lái)緩沖數(shù)據(jù)完全可以滿足設(shè)計(jì)要求。 在設(shè)計(jì)之前就要根據(jù)采集信號(hào)的頻率和 AD 采樣頻率來(lái)綜合決定使用 RAM 的大小 ， 過(guò)多的使用 M9K 模塊會(huì)使得后期設(shè)計(jì)資源短缺，過(guò)少的使用 M9K模塊會(huì)使得