【正文】 S3C2410A支持大、小端模式，將存儲(chǔ)空間分為 8 個(gè)組（ Bank），每組大小是 128M，共計(jì) 1GB，如圖 42 所示。 ARM與 FPGA通信 在數(shù)據(jù)采集卡中 ARM 主要負(fù)責(zé)數(shù)據(jù)顯示和數(shù)據(jù)分析，處理的速度處于 MS 級(jí)；而FPGA 在系統(tǒng)中處于數(shù)據(jù)的高速采集和高速處理，處理的速度是 ns 級(jí)。 按照整個(gè)系統(tǒng)各部分的速度，我們將系統(tǒng)簡(jiǎn)單的劃分為三個(gè)速度等級(jí)，不管是程序設(shè)計(jì)還是 PCB設(shè)計(jì)都要充分的考慮到各個(gè)速度等級(jí)的特點(diǎn)， 才能設(shè)計(jì)出合理可靠的系統(tǒng)， 具體劃分情況如下圖 41所示： 圖 41 系統(tǒng)速度等級(jí)劃分圖 AD FP GA ARMDASD RA M高速中速低速更多論文 26 高速的 AD 轉(zhuǎn)換部分使用 的是 AD 公司 采樣率 高達(dá) 250M 的 AD9480；中間級(jí)使用了 Altera 公司 CycloneⅢ 代 FPGAEP3C25， DA 使用的是采樣率為 175M 的 AD9707，SDRAM存儲(chǔ)器使用的是頻率為 133MSPS的三星 SDRAM； 三星公司基于 ARM9的 S3C2410處理器 用于后端 的 控制和顯示 部分 ，它的 頻率為 203MHZ。 本設(shè)計(jì)中設(shè)計(jì)到的器件主要有 A/D 轉(zhuǎn)換器、 D/A 轉(zhuǎn)換器、 FPGA、 SDRAM 存儲(chǔ)器和后端的 ARM處理器，它們的處理速度都不一樣，各芯片間數(shù)據(jù)傳輸 的效率 就成了設(shè)計(jì) 中 的關(guān)鍵部分。 DM 是由主機(jī)輸出的數(shù)據(jù)掩碼，通過(guò) DQM 輸出 到 SDRAM 的 LDQM 和 UDQM管腳，進(jìn)而控制 SDRAM I/O 緩沖的低字節(jié)和高字節(jié)。 圖 314 命令生成模塊 數(shù)據(jù)路徑模塊主要是在 writea 和 reada 命令期間處理數(shù)據(jù)的路徑操作。 命令接口刷新控制CMD [ 2 : 0 ]CMDACKADDR [ 11 : 0 ]命令接口接口控制模塊DATAINDMDATAOUTDQDQMRequestCMD _ ACKADDRREF _ REQREF _ ACK仲裁器 命令生成器命令模塊數(shù)據(jù)路徑模塊SADDR [ 11 : 0 ]BA [ 1 : 0 ]CS [ 1 : 0 ]CKERASCASWEOE更多論文 23 圖 313 接口模塊的結(jié)構(gòu)圖 圖 314是命令生成模塊， 命令模塊接收控制接口模塊輸出的已經(jīng)解碼的命令，和周期性輸出的刷新請(qǐng)求，并產(chǎn)生合適的命令給 SDRAM 器件，模塊含有一個(gè)簡(jiǎn)易的仲裁電路用于仲裁主機(jī)的命令和刷新控制邏輯所產(chǎn)生的刷新請(qǐng)求。 圖 312 SDRAM控制器 系統(tǒng)結(jié)構(gòu) 圖 SDRAM 控制器由 3 個(gè) 子 模塊組成：控制接口，命令通道和數(shù)據(jù)通道。自刷新主要用于在外部時(shí)鐘失效時(shí)保存 SDRAM 內(nèi)的數(shù)據(jù)。 SDRAM 在進(jìn)行讀寫(xiě)操作時(shí)，必須要先進(jìn)行頁(yè)激活 ACT操作，以保證存儲(chǔ)單元是打開(kāi)的，以便從中讀 取地址或者寫(xiě)入地址，關(guān)閉存儲(chǔ)單元通過(guò)預(yù)充電 PCH命令實(shí)現(xiàn)。 SDRAM 讀、寫(xiě)操作 過(guò)程基本相識(shí) ， 根據(jù)實(shí)際應(yīng)用的需要，發(fā)出讀、寫(xiě)指令。 SDRAM的控制是通過(guò)總線命令實(shí)現(xiàn)的，命令由 RAS（行地址選通） , CAS（列地址選通） , 和 WE（讀使能）信號(hào)聯(lián)合產(chǎn)生，例如，在某個(gè)時(shí)鐘周期時(shí)，如果 3個(gè)信號(hào)均為高電平，表示發(fā)出空操作命令（ NOP） , NOP命令時(shí)片選信號(hào)也無(wú)效，下表 31給出更多論文 21 了標(biāo)準(zhǔn)的 SDRAM總線命令 [14]。 時(shí)序同步 后的采集數(shù)據(jù)波形 圖見(jiàn)附錄 3的圖 2。當(dāng)同一個(gè)時(shí)鐘源到達(dá)兩個(gè)不同的寄存器的時(shí)鐘端時(shí)，可 能會(huì)出現(xiàn)時(shí)鐘偏差，這種偏差就是時(shí)鐘偏斜。 圖 311 地址發(fā)生器延時(shí)分析圖 地址發(fā)生器可以理解為一個(gè) 上升沿 計(jì)數(shù)器， 在 AD同步時(shí)鐘的上升沿 開(kāi)始 計(jì)數(shù)，每一個(gè)上升沿將計(jì)數(shù)器加一，將計(jì)數(shù)器的數(shù)值賦給地址。為了更加深入的分析問(wèn)題，我們使用一個(gè)簡(jiǎn)單的 FPGA 采集程序進(jìn)行分析，下圖 310輸入數(shù)據(jù)流選擇單元1024 * 8 bit緩沖器 A1024 * 8 bit緩沖器 B輸出數(shù)據(jù)流選擇單元數(shù)據(jù)流運(yùn)算處理模塊512 * 8 bit幀存儲(chǔ) A512 * 8 bit幀存儲(chǔ) B更多論文 19 為一個(gè) 典型 的 FPGA 采集模塊，它主要是由一個(gè)地址發(fā)生器和一個(gè)雙口 RAM 組成的。圖 39為設(shè)計(jì)中乒乓機(jī)制與預(yù)處理示意圖 。 而 乒乓操作另一個(gè)特點(diǎn)就是實(shí)現(xiàn)低速模塊處理高速數(shù)據(jù)，它的實(shí)質(zhì)就是使用RAM 緩沖單元，實(shí)現(xiàn)數(shù)據(jù)流的串并轉(zhuǎn)換，并行使用多個(gè)模塊處理分流的數(shù)據(jù)，這同樣體現(xiàn)了 面積與速度互換的原則。在第二個(gè)緩沖周期，通過(guò) “ 輸入數(shù)據(jù)流選擇單 元 ” 的切 換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖模塊 2中 ，與此同時(shí)，將數(shù)據(jù)緩沖模塊 1緩存的第一個(gè)周期的數(shù)據(jù)進(jìn)行預(yù)處理，并通過(guò)“輸出數(shù)據(jù)流選擇單元”的選擇，送到“數(shù)據(jù)流運(yùn)算處理模塊”被運(yùn)算處理。 速度與面積互換是 FPGA 設(shè)計(jì)的一個(gè)重要的思想。 在 FPGA 設(shè)計(jì)中速度和面積是一個(gè)對(duì)立統(tǒng)一的矛盾體。 乒乓機(jī)制 整個(gè)采集處理過(guò)程是個(gè)串行處理的過(guò)程。 采集中的問(wèn)題和解決方法 在實(shí)際采集的過(guò)程中遇到了很多問(wèn)題，大體可以分為兩類：傳輸速度問(wèn)題和 數(shù)據(jù) 正確率問(wèn)題 。在一幀開(kāi)始寫(xiě)入時(shí)，偏移地址就是從 1開(kāi)始加到 512的幀地址。 圖 36 兩 幀數(shù)據(jù)的采集 仿真圖 在每次提取完一幀數(shù)據(jù)之后，幀寫(xiě)入信號(hào) wen都會(huì)被拉低，等待新的觸發(fā)信號(hào)的到來(lái)，在新的觸發(fā)信號(hào)來(lái)臨時(shí)，對(duì)應(yīng)的緩沖雙口 RAM的 地址就被 鎖 存起來(lái)，待到下一幀提取的時(shí)候才會(huì)變化。具體的觸發(fā)控制電路如下圖 35所示： 圖 35 觸發(fā)控制 FPGA頂層原理圖 為了保證觸發(fā)控制即受對(duì)觸發(fā)信號(hào)的影響，又受采 集數(shù)據(jù)時(shí)鐘的影響，我們使用了上圖結(jié)構(gòu)的 D觸發(fā)器。 觸發(fā)控制 典型的觸發(fā)信號(hào)為比較器輸出的脈沖信號(hào)，觸發(fā)控制是根據(jù)觸發(fā)脈沖的起始位置，采集起始位置之后的一幀數(shù)據(jù)，由于每一次觸發(fā) 信號(hào)產(chǎn)生時(shí)，采集的數(shù)據(jù)都是在一個(gè)固定的值，因此將每次觸發(fā)后的 512 個(gè)數(shù)據(jù)點(diǎn)組合為一幀，在顯示上就會(huì)出AD模擬輸入模擬觸發(fā)信號(hào)模擬比較器數(shù)字比較器外部觸發(fā)信號(hào)量化數(shù)字觸發(fā)信號(hào)觸發(fā)控制內(nèi)觸發(fā)信號(hào)FPG A幀控制更多論文 15 現(xiàn)一個(gè)穩(wěn)定的數(shù)據(jù)波形。比較的兩端一個(gè)是原始的被測(cè)信號(hào)，另一個(gè)是我們?nèi)藶樵O(shè)置的觸發(fā)量，現(xiàn)在我們就從這兩個(gè)量入手分析一下觸發(fā)的類型和結(jié)構(gòu)。觸發(fā)確定了波形的起點(diǎn)，顯示的位置。為了很好的 解決上述兩個(gè)問(wèn)題，設(shè)計(jì)之前就必須對(duì)被測(cè)信號(hào)和 AD 的實(shí)際能力進(jìn)行分析， AD 的采樣率最高為 250M，而實(shí)際中考慮到可靠性和設(shè)計(jì)難度，我們選用的最高頻率 為 200M，以 100M 的采樣率為基準(zhǔn)頻率對(duì)被測(cè)信號(hào)進(jìn)行采樣，為了保證顯示的效果，默認(rèn)顯示時(shí)出現(xiàn)的信號(hào)波形四個(gè)周期 。設(shè)計(jì)中使用 AD 輸出的同步時(shí)鐘，在每次時(shí)鐘上升沿時(shí)進(jìn)行加一操作，輸出即為十 位二進(jìn)制的地址線。系統(tǒng)調(diào)試時(shí)使用 一個(gè) M9K 模塊 組成 1024*8bits 的雙口RAM， 作為前級(jí)的數(shù)據(jù)緩沖模塊，下圖 33為典型的雙口 RAM 模塊圖 。 C8 等級(jí)的 FPGA 實(shí)現(xiàn)雙口RAM的最高的工作為 238MHZ，而 AD9480 最大的采樣率為 250M，因此使用 FPGA 來(lái)緩沖數(shù)據(jù)完全可以滿足設(shè)計(jì)要求。 圖 32 AD9480功能模塊圖 FPGA 數(shù)據(jù)采集 設(shè)計(jì)中使用 FPGA 內(nèi)部的 RAM 來(lái)緩沖 AD 輸出的數(shù)據(jù)， EP3C25 內(nèi)部的 RAM 資源總共有 608Kbits， 使用這些內(nèi)部的 RAM 作為數(shù)據(jù)緩沖單元，既可以節(jié)約成本，又可以提高硬件采集的性能。 下圖 31 為 AD8351 單端轉(zhuǎn)差分的典型電路： 圖 31 AD8351單端轉(zhuǎn)差分的典型電路 模擬信號(hào)經(jīng)過(guò) AD8351 轉(zhuǎn)換為差分信號(hào)之后進(jìn)入 AD9480。 設(shè)計(jì)中使用 AD8351 將單端信號(hào)轉(zhuǎn)換為差分輸出來(lái)驅(qū)動(dòng) AD9480。 被測(cè)信號(hào)經(jīng)過(guò)前端阻抗變換網(wǎng)絡(luò)之后，進(jìn)入 后級(jí) 運(yùn)算放大器 ，后級(jí)選擇高阻抗低噪聲運(yùn)算放大器 ADA4817， 輸入阻抗高達(dá) 500GΩ。 ARM 的外圍部分電路見(jiàn)附錄 1。使用核心板大大簡(jiǎn)化了硬件設(shè)計(jì)，即提高了硬件的利用率，又降低了設(shè)計(jì)的難度，可謂一舉兩得。TFT）、 NAND Flash 引導(dǎo)裝入程序、系統(tǒng)管理（片選邏輯和 SDRAM 控制器）、 3通道 UART、 4通道 DMA、 4 通道 PWM 時(shí)鐘、 I/O 口、 RTC、 8通道 10 位 ADC 及觸摸屏接口、 IIC 總線接口、 IIS 總線接口、 USB主口和設(shè)備口和 2通道 SPI 總線接口 [8]。 基于以上的這些條件， 主控 CPU選擇三星公司 ARM9S3C2410A， 它是當(dāng)前比較流行的 ARM 處理器，開(kāi)發(fā)板比較常見(jiàn)且價(jià)格便宜，有大量現(xiàn)成的設(shè)計(jì)可供參考，代碼圖書(shū)資源豐富，屬于比較典型的 ARM9 處理器。主控 CPU 的選擇是一個(gè)綜合的過(guò)程， 在選擇時(shí)它必須有 以下特點(diǎn)： 1. CPU 運(yùn)算速度快，不能拖慢整個(gè)系統(tǒng)采集的效率。 整個(gè)系統(tǒng) 的 FPGA 部分都是 圍繞 EP3C25 設(shè)計(jì)，其他外圍的器件的選擇都是根據(jù)它的特點(diǎn)設(shè)計(jì)。 更多論文 9 將配置文件加載到 FPGA 中，再使用示波器、邏輯分析儀等儀器分析輸出信號(hào)，在一些簡(jiǎn)單的設(shè)計(jì)中可以使用 QuartusII 內(nèi)嵌的 SignalTapII 對(duì)設(shè)計(jì)進(jìn)行在線邏輯分析。布局是指將邏輯網(wǎng)表中的硬件原語(yǔ)或者底層單元合理的適配到 FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上，布局的優(yōu)劣 對(duì)設(shè)計(jì)的最終實(shí)現(xiàn)結(jié)構(gòu)（在速度和面積兩方面）影響很大；布線是指根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用 FPGA 內(nèi)部的各種連線資源，合理正確連接各個(gè)元件的過(guò)程。常見(jiàn)的綜合優(yōu)化工具有 Synplicity 公司的 Synplify。功能仿真一般稱為前仿真，主要使用的軟件是 ModelSim。以前“刀耕火種”的設(shè)計(jì)方法已 經(jīng)不能適用于高速系統(tǒng)中的 FPGA設(shè)計(jì)，代碼設(shè)計(jì)已近變得基礎(chǔ)功，而更重要的部分在于仿真和時(shí)序分析。系統(tǒng)中 AD輸出為 LVDS，因此需要多達(dá)十組的 LVDS通道，數(shù)據(jù)緩沖需要大量的內(nèi)部 RAM資源， EP3C25內(nèi)部的 66 個(gè) M9K 資源可以很好的滿足設(shè)計(jì)要求。 如高速串并收發(fā)單元、 PCIe 接口硬核等。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 根據(jù)設(shè)計(jì)需求，塊 RAM的數(shù)量和配置方式也是器件選型的一個(gè)重要標(biāo)準(zhǔn)。 學(xué)習(xí)底層配置單元的 LUT 和 Register 比率的一個(gè)重要意義在于器件選型和規(guī)模估算。各部分具體介紹如下： /輸出單元 大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即 通過(guò)軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O物理特性；可以調(diào)整匹配阻抗特性，上 拉 下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 更多論文 6 FPGA 芯片選型 在現(xiàn) 代采集 系統(tǒng)中 FPGA 往往被用 做 通信系統(tǒng)的中樞，負(fù)責(zé)了大量的數(shù)據(jù)采集和前期處理和控制工作， FPGA 作為系統(tǒng)的中間級(jí)主芯片承擔(dān)著承前啟后的重大任務(wù)。支持 175MSPS轉(zhuǎn)換速率?？梢詾樾菝吆偷綦娔Ｊ教峁┑凸牡目臻e周期。 AD9707 還具有共模電位移動(dòng)能力，當(dāng)與其他模擬器件連接時(shí)無(wú)需電平移動(dòng)電路 ；并 簡(jiǎn)化了模擬電路的設(shè)計(jì)并且降低了小型便攜式設(shè)計(jì)中的印制電路板面積 [3]。 由于 PCB 設(shè)計(jì)時(shí)使用兩層板設(shè)計(jì)，為了保證輸出信號(hào)的回流面積盡可能小， 數(shù)據(jù) 輸出 和采集時(shí)鐘都 選擇 LVDS。 由于 AD9480 在 DNL 方面的優(yōu)良性能，使其適合運(yùn)用在數(shù)字示波器和網(wǎng)絡(luò)分析儀等要求精確明顯輸入信號(hào) 較小 的應(yīng)用中，同時(shí)也適合要求高采樣率和 高 寬帶寬的應(yīng)用場(chǎng)合。為了減小系統(tǒng)的功耗，芯片采用 V 電源供電，工作時(shí)鐘為差動(dòng)解碼時(shí)鐘，內(nèi)置有基準(zhǔn)電壓源和采樣跟蹤保持電路。 ARM 數(shù)據(jù)處理顯示部分主要是將 FPGA 采集的數(shù)據(jù)幀顯示，并根據(jù)數(shù)據(jù)幀的傳輸情況控制 FPGA 的數(shù)據(jù)采集。 前端模擬通道主要是將模擬數(shù)據(jù)調(diào)理到 AD9480的電壓輸入范圍 。 3. ARM 采集數(shù)據(jù)效率問(wèn)題 設(shè)計(jì)初期 ARM與 FPGA之間的通信采用異步通信的方式，使用 ARM讀取外部 FPGA的雙口 RAM 中的數(shù)據(jù)，實(shí)驗(yàn)發(fā)現(xiàn)可以正常讀取，但是速度較慢而且數(shù)據(jù)傳輸?shù)倪^(guò)程中需要長(zhǎng)期占用 ARM 處理器，會(huì)出現(xiàn)整個(gè)系統(tǒng)較慢的問(wèn)題。 5. 高 速 DAC 內(nèi)部寄存器配置，控制模擬數(shù)據(jù)輸出。這一部分在今后的進(jìn)一步研究中有重要的意義，具體的研究?jī)?nèi)容如下： 1. 數(shù)據(jù)采集卡 的整體設(shè)計(jì)方案 選擇 和芯片選型。 ，因此數(shù)據(jù)的輸入輸出要求都與要 設(shè)計(jì)的儀器相關(guān)，不能以一般的數(shù)據(jù)采集卡的指標(biāo)來(lái)衡量。高速數(shù)據(jù)采集卡作為高端儀器的核心部分是整個(gè)儀器研制的關(guān)鍵，因此高速數(shù)據(jù)采集卡的研制 有著極大的現(xiàn)實(shí)意義和經(jīng)濟(jì)價(jià)值。 我國(guó) 雖然 在高端儀器 領(lǐng)域 難 有 發(fā)揮空間，但是在中低端數(shù)據(jù)采集系統(tǒng)上 還是有很好的