【正文】 感謝他們給我提供了這么多年美好的學(xué)習(xí)條件與生活環(huán)境。 感謝 教研室的杜春園學(xué)姐 。從畢業(yè)論文選題、方案設(shè)計(jì)、系統(tǒng)調(diào)試再到最后的論文撰寫都離不開樊 老師的指導(dǎo)。今后可以將本系統(tǒng)在實(shí)際項(xiàng)目中進(jìn)一步加以應(yīng)用 。在從無到有的艱辛過程中，本人受到了 很大鍛煉， 提高了自己分析問題與解決問題的能力。 3) 對(duì) FPGA 內(nèi)部 各子模塊進(jìn)行具體設(shè)計(jì)與仿真 。討論本課題所提出的應(yīng)用背景與 發(fā)展現(xiàn)狀 ，確定了整體方案 ，給出了系統(tǒng)框圖 。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 37 頁 共 39 頁 結(jié) 論 隨著科技與信息技術(shù)的飛速發(fā) 展，使得 數(shù)據(jù)采集在速度 方面提出了越來越高的要求。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 34 頁 共 39 頁 串行 AD 控制電路測(cè)試 圖 為 Quartus II 仿真的 串 行 AD 控制電路輸出波形： 圖 串 行 AD 控制電路仿真波形 從圖中可以看出， cs 為 片選使能 信號(hào) ， 周期為 640ns， 占空比為 %； sclk 為 AD97278 芯片時(shí)鐘輸入 信號(hào) ，周期為 40ns；由于設(shè)計(jì)中設(shè)定以周期為 10M 的方波仿真 AD7278 的串行輸出，經(jīng)過狀態(tài)機(jī)控制后每 8 位為一組以 8 位并行方式輸出， 所以讀出的數(shù)據(jù)為一組周期變化的固定數(shù)據(jù)， Q[0]至 Q[7]則為周期相同 (T=16μs)， 相位依次延遲固定時(shí)間的信號(hào)。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 32 頁 共 39 頁 并行 AD 控制電路測(cè)試 圖 為 Quartus II 仿真 的并行 AD 控制電路輸出 波形 ： 圖 并行 AD 控制電路 仿真 波形 從圖中可以看出， DFS 信號(hào)始終為低，表示將 AD9288 的輸入形式定為原碼輸入； ENCA、 ENCB 分別為 AD9288 通道 A、 B 的工作時(shí)鐘，周期為 400ns； 由于設(shè)計(jì)中設(shè)定數(shù)字信號(hào)輸入為由信號(hào)發(fā)生器產(chǎn)生的 8 位逐次加一的信號(hào)，而讀時(shí)鐘頻率設(shè)為寫時(shí)鐘頻率的 一半，所以出現(xiàn)讀出的信號(hào)為逐次加二的 8 位信號(hào)，從 Q[1]開始，高位周期分別是前一位周期的 2 倍。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 31 頁 共 39 頁 圖 并行 AD 控制電路原理圖 圖 串行 AD 控制電路原理圖 測(cè)試結(jié)果與分析 首先對(duì) 開發(fā)板進(jìn)行上電測(cè)試。 本章小結(jié) 本章首先對(duì) FPGA 的結(jié)構(gòu)以及設(shè)計(jì)流程做了簡單的介紹，然后對(duì)設(shè)計(jì)中使用的兩款重要軟件做了介紹，接著講述了系統(tǒng)時(shí)鐘 管理 模塊的設(shè)計(jì)過程與仿真，最后對(duì) 數(shù)據(jù)采集控制模塊及 數(shù)據(jù)緩沖模塊設(shè)計(jì)進(jìn)行了詳細(xì)說明、分析與 仿真 ，結(jié)果滿足設(shè) 計(jì)要求。隨 FIFO 中數(shù)據(jù)的不斷寫入，系統(tǒng)進(jìn)入寫滿狀態(tài)，此時(shí) full 變?yōu)楦唠娖?，?empty 變?yōu)榈碗娖剑鐖D 所示。 產(chǎn)生的 FIFO 模塊如圖 所示： 圖 系統(tǒng)中的 FIFO 實(shí)現(xiàn) 如果系統(tǒng)的讀時(shí)鐘頻率大于寫時(shí)鐘頻率，就有可能出現(xiàn)讀空的情況；如果系統(tǒng)的寫時(shí)鐘頻率大于讀時(shí)鐘頻率，就可能出現(xiàn)寫滿的情況。實(shí)際上，工作在同一時(shí)鐘的 FIFO 很少用到，多數(shù)都是讀寫時(shí)鐘獨(dú)立的異步 FIFO。 FIFO 在 FPGA 設(shè)計(jì)中主要用來緩沖數(shù)據(jù)和隔離時(shí)鐘或相位差異。 control7278 仿真圖如 所示： 圖 control7278 仿真圖 數(shù)據(jù)緩存模塊的設(shè)計(jì)與實(shí)現(xiàn) 本設(shè)計(jì)中的數(shù)據(jù)緩沖模塊是基于 Altera 公司的 Cyclone 系列的 FPGA 平臺(tái)。 current_state=next_state。 if(clk39。and next_state=st2) then //開始串并轉(zhuǎn)換 q(0)=din。 REG:process(clk) 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 25 頁 共 39 頁 begin sclk=clk。 else next_state=st4。139。 if (count=1010) then //8 位數(shù)據(jù)采集完輸出 2 組 0 next_state=st4。039。 if (count=1001) then //檢測(cè) 8 位數(shù)據(jù)是否輸出完畢 next_state=st3。 when st2= cs=39。039。 //啟動(dòng) A/D 轉(zhuǎn)換 next_state=st1。 case current_state is when st0= cs=39。 signal count:std_logic_vector(3 downto 0):=0000。在狀態(tài) st4，由狀態(tài)機(jī)向 FPGA 中的鎖存信號(hào)（ LOCK 的上升沿），將 9288 輸出的數(shù)據(jù)進(jìn)行鎖存 ，同時(shí)等待 2 個(gè)時(shí)鐘周期 。也標(biāo)志著一次 A/D 轉(zhuǎn)換的結(jié)束。 //將轉(zhuǎn)換好的并行數(shù)據(jù)鎖存 END IF。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 22 頁 共 39 頁 PROCESS(LOCK) BEGIN IF LOCK=39。139。 END CASE。039。 //狀態(tài) 0 操作 next_state=st1。ENCB=39。039。 //定義狀態(tài) st0、 st1 SIGNAL current_state, next_state: states:=st0。 圖 AD9288 工作時(shí)序 圖 為控制 AD9288 的采樣狀態(tài)圖， 由于 AD9288 轉(zhuǎn)換數(shù)據(jù)速度非?？?，所以周期短，只需兩個(gè)狀態(tài)表示其轉(zhuǎn)換過程。狀態(tài)機(jī)寄存器的下一個(gè)狀態(tài)及輸出，不僅同輸入信號(hào)有關(guān)，而且還于寄存器當(dāng)前狀態(tài)有關(guān) [15]。 本設(shè)計(jì)采用了實(shí)現(xiàn)時(shí)序控制的一種很重要的工具 狀態(tài)機(jī)。 end if。 then temp=temp+1。 signal temp: integer range 0 to 19。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 18 頁 共 39 頁 時(shí)鐘管理模塊的設(shè)計(jì)與 實(shí)現(xiàn) 在本設(shè)計(jì)中，模擬部分與數(shù)字部分的所有時(shí)鐘經(jīng) FPGA 統(tǒng)一產(chǎn)生，以方便對(duì)整個(gè)系統(tǒng)的控制與調(diào)試。 2) 簡潔明 確的代碼描述 進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便 。它能比原理圖更加有效地表示硬件電路的特 性。外設(shè)和用戶自定義邏輯，從而為嵌入式的開發(fā)提供方便 [13]。 3） 完備的電路功能描述和時(shí)序邏輯仿真工具。 Quartus II 將設(shè)計(jì)、綜合、布局、仿真驗(yàn)證、和編程下載以及第三方 EDA 工具集成在一個(gè)無縫的環(huán)境中，可以進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)、嵌入式系統(tǒng)級(jí)設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)。由于硬件描述在可移植性和規(guī)范性上面的優(yōu)勢(shì)，現(xiàn)在的大多數(shù)設(shè)計(jì)采用了 HDL開發(fā)平臺(tái)，其中應(yīng) 用最廣泛的語言是 VHDL和 Verilog HDL[12]。 FPGA 設(shè)計(jì)流程 FPGA 產(chǎn)品發(fā)展到現(xiàn)在，已經(jīng)有完整的開發(fā)系統(tǒng)與設(shè)計(jì)流程。它們是可編程邏輯的主體，通過其內(nèi)部配置的改變可以本科畢業(yè)設(shè)計(jì)說明書（論文） 第 16 頁 共 39 頁 實(shí)現(xiàn)多種不同的邏輯功能 ； 嵌入式塊 RAM即 通過 FPG內(nèi)部嵌入可編程 Block RAM，極大的擴(kuò)展了 FPGA的應(yīng)用范圍。 圖 FPGA 的結(jié)構(gòu)原理 圖 FPGA的基本結(jié)構(gòu)組成。 FPGA 利用時(shí)鐘管理模塊 產(chǎn)生 時(shí)鐘用以作為采樣時(shí)鐘，采樣數(shù)據(jù)被送至 FIFO 進(jìn)行緩存處理。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 14 頁 共 39 頁 圖 硬件電路 本章小結(jié) 本章主要介紹了本次設(shè)計(jì)的硬件設(shè)計(jì)，首先介紹了硬件電路 設(shè)計(jì)工具 Protel，然后給出硬件電路設(shè)計(jì)總體方案 ， 詳細(xì) 設(shè)計(jì) FPGA 及 AD 的外圍電路，最后給出硬件整體電路圖。 AD7278 只有 單端模擬輸入 方式，信號(hào)通過 VIN 從外部接口輸入 ， 輸入電壓范圍為 0~VDD（即 ） 。 AD9288 內(nèi)部有一個(gè)穩(wěn)定精確的 1． 25V 電壓參考 ，通過將 REFINA 和 REFINB 接REFOUT 實(shí)現(xiàn)內(nèi)部電壓參考 。 具體電路如圖 所示： 圖 接口 電路 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 12 頁 共 39 頁 5） AD9288 外圍電路 AD9288 供電電壓范圍為 ～ ， 本設(shè)計(jì)用 FPGA 外圍電路產(chǎn)生的 電壓供電， 模擬電源 VD 和數(shù)字電源 VDD， 分開 供電 。 利用 SMV1117 電源芯片 分別 將 5V 轉(zhuǎn)到 ， 將 轉(zhuǎn)到 ， 再利用 電容與電 感 電路由 產(chǎn)生 FPGA 內(nèi)部 PLL 所需電壓， 加上一些旁路 電容，即可滿足電壓需求 。 早期的 Protel 主要作為印制板自動(dòng)布線 工具使用 ，運(yùn)行在 DOS 環(huán)境，對(duì)硬件的要求很低，在無硬盤 286 機(jī)的 1M 內(nèi)存下就能運(yùn)行，但 功能也較少，只有電路原理圖繪制與印制板設(shè)計(jì)功能，其印制板自動(dòng)布線的布通率也低，而現(xiàn)今的 Protel 已發(fā)展到DXP 2020，完全安裝有 200 多 兆 ， 工作在 WINDOWS95 環(huán)境下 ，具有 完整的板級(jí)全方位電子設(shè)計(jì)系統(tǒng)， 包含了電路原理圖繪制、 模擬電路與數(shù)字電路 混合信號(hào)仿真、多層 印制電路板 設(shè)計(jì)（包含印制電路板自動(dòng)布線）、 可編程邏輯器件 設(shè)計(jì)、圖表生成、電子表格 生成、支持宏操作等功能，并具有 Client/Server（客戶 /服務(wù)器）體系結(jié)構(gòu)，同時(shí)還兼容一些其它設(shè)計(jì)軟件的 文件格式 ，如 ORCAD， PSPICE， EXCEL 等，其多層印制線路板的自動(dòng)布線可實(shí)現(xiàn)高密度 PCB 的 100%布通率。 本設(shè)計(jì)在綜合了接口數(shù)量及內(nèi)部 LE 數(shù)量及實(shí)際價(jià)格等因素后，最終選擇 Altera公司 Cyclone 系列的 EP1C6Q240C8 芯片，該芯片主要特性為： 1) 采用 240 引腳、貼片封裝 ； 2) 擁有 6030 個(gè) LE ； 3) 26 個(gè) M4K 片上 RAM（共計(jì) 239616bits ）； 4) 2 個(gè)高性能 PLL ； 5) 多達(dá) 185 個(gè)用戶自定義 IO 。 AD7278 內(nèi)部邏輯結(jié)構(gòu) 及外部引腳分別 如圖 、 所示 ， AD7278 由 一 個(gè)跟蹤 /保持放大器， 一 個(gè) A/D 變換器，一個(gè)邏輯控制器組成。 圖 AD9288 內(nèi)部邏輯結(jié)構(gòu)圖 圖 AD9288 外部引腳圖 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 7 頁 共 39 頁 AD7278 簡介 [10] AD7278 是一款 8 位高速、低功耗的逐次逼近型 ADC。 綜合采樣率、通道數(shù)、數(shù)據(jù)寬度、功耗以及價(jià)格等因素，最終決定選擇 AD9288 和 AD7278。但是它的控制比較復(fù)雜，時(shí)序要求非?？量?，需要嚴(yán)格的邏輯與時(shí)序來對(duì)其進(jìn)行控制。與普通存儲(chǔ)器相比， FIFO 遵循著先進(jìn)先出的讀寫規(guī)律， 沒有外部讀寫地址，簡化了使用方式。在本設(shè)計(jì)中，數(shù)據(jù)緩存器主要是用來解決 輸入輸出 速率不一致的問題。其中 時(shí)鐘 管理 模塊 由 分頻程序 實(shí)現(xiàn)，為系統(tǒng)各個(gè)模塊提 供正常工作所需的時(shí)鐘 ； 數(shù)據(jù)采集 控制 模塊 通過控制 A/D 轉(zhuǎn)換器的時(shí)序控制 AD 的工作 ；數(shù)據(jù)緩沖模塊通過 FPGA 內(nèi)部的 FIFO 來完成 。 首先 對(duì)模擬信號(hào)進(jìn)行信號(hào)調(diào)理， 將電信號(hào)調(diào)整到 ADC的輸入范圍內(nèi)， 然后 對(duì)信號(hào)進(jìn) 行 A/D 轉(zhuǎn)換。 其次，為了實(shí)現(xiàn)從數(shù)據(jù)采集到數(shù)據(jù)輸出的高速運(yùn)行，需要具有能夠控制 ADC 工作的模塊，根據(jù) ADC 的工作時(shí)序 控制 AD 的 運(yùn)行。而高速數(shù)據(jù)采集系統(tǒng)更是航天、雷達(dá)、制導(dǎo)、測(cè)控、動(dòng)態(tài)檢測(cè)等高技術(shù)領(lǐng)域的關(guān)鍵技術(shù) 。 第 五章是 對(duì) 程序 的下載測(cè)試 。 第三章主要介紹 硬件電路設(shè)計(jì) 。 綜合看來，未來高速數(shù)據(jù)采集技術(shù)將依然是科學(xué)研究的熱點(diǎn)，會(huì)有更高速的硬件更新，加上不斷創(chuàng)新的軟件開發(fā)，數(shù)據(jù)采集技術(shù)一定會(huì)在采集速率與采集通道數(shù)方面都會(huì)不斷地突破。 2) 高性能單片機(jī)的問世和各種數(shù)字信號(hào)處理器的涌現(xiàn)，進(jìn)一步推動(dòng)了數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用。 FPGA 的時(shí)鐘頻率很高，內(nèi)部時(shí)延非常小；全部的控制邏輯都可由硬件完成，速度快，效率高，非常適于大數(shù)據(jù)量的高速傳輸控制； 而且 FPGA 的組成形式靈活， 可以集成外圍控制、譯碼和接口等各種電路。在 傳統(tǒng)