【正文】 assign pwm2 = pwm_out2。b1。 endalways (posedge clk or negedge rst_n) begin if (rst_n ==139。 else if (counter1[15:11] = duty_cycle1) pwm_out1 = 139。b11000。b0。always (posedge clk or negedge rst_n) if (rst_n ==139。output pwm1,pwm2。 //system clock。 else if ( LED==839。 else if ( LED==839。 else if ( LED==839。b00001。 // LED1=839。b0) begin pwm1=539。 default : buff = buff 。 28600 : buff[4] = uart_rxd_dly4 。 case ( counter ) 7800 : buff[0] = uart_rxd_dly4 。b0。reg[2:0] sel。 else if ( counter = 57200 ) counter = counter + 1639。b1 amp。 endalways (posedge sys_clk or negedge sys_rst_n) begin if ( sys_rst_n == 139。 always (posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==139。 uart_rxd_dly3 = uart_rxd_dly2。 uart_rxd_dly4 = 139。 uart_rxd_dly2 = 139。 wire rxd_negdge_sig 。 reg uart_rxd_dly1,uart_rxd_dly4,uart_rxd_dly2,uart_rxd_dly3。output A1,B1。input uart_rxd 。 input sys_clk 。b0000。b0000。 // stop1 TxD = 139。 // bit 7 TxD = TxD_dataReg[7]。 // bit 6 TxD = TxD_dataReg[6]。 // bit 5 TxD = TxD_dataReg[5]。 // bit 4 TxD = TxD_dataReg[4]。 // bit 3 TxD = TxD_dataReg[3]。 // bit 2 TxD = TxD_dataReg[2]。 // bit 1 TxD = TxD_dataReg[1]。 // bit 0 TxD = TxD_dataReg[0]。b0。 // 接受到發(fā)送信號(hào)，進(jìn)入發(fā)送狀態(tài) end 439。b1。 TxD_en) TxD_dataReg = TxD_data。 ~tx_enr2。b1。 // 當(dāng)state = 0時(shí)，處于準(zhǔn)備空閑狀態(tài)，TxD_ready = 1reg tx_enr1,tx_enr2。wire TxD_busy。 // 串口波特率－115200// 波特率產(chǎn)生parameter BaudGeneratorAccWidth = 16。reg [7:0] TxD_dataReg。input clk, rst,TxD_en。Hall,FundamentalsB.1994,Programmingand1949,andoverview，L,NG感謝一學(xué)期來(lái)各專業(yè)課老師對(duì)我們班的辛勤教導(dǎo)，對(duì)我們班同學(xué)的不辭辛苦，兢兢業(yè)業(yè)的工作，也非常感謝各班委在這一學(xué)期里為我們班同學(xué)準(zhǔn)備工作付出的辛勤汗水。在這里我非常感謝和我一起走過(guò)這兩年時(shí)光的舍友們，他們?cè)趯W(xué)習(xí)上和做事上教會(huì)了我很多，使我改掉了許多缺點(diǎn)。通過(guò)從設(shè)計(jì)電路到最終制作出PCB板子，加深了對(duì)模擬電路和數(shù)字電路基礎(chǔ)的理解，使我在應(yīng)用模擬和數(shù)字電路設(shè)計(jì)方面更能得心應(yīng)手，同時(shí)也能熟練應(yīng)用Altium Designer 。模擬開關(guān)、運(yùn)算放大器的芯片選擇也是設(shè)計(jì)的重點(diǎn)，它們決定了虛擬示波器的帶寬大小及抗干擾能力。并完成了樣機(jī)的制作和調(diào)試。其電路設(shè)計(jì)部分主要由STM32單片機(jī)和FPGA系統(tǒng)、輸入調(diào)理電路、AD轉(zhuǎn)換器、上位機(jī)顯示組成。‘5’和‘4’控制衰減比的大小，‘4’選擇19:1的衰減比，‘5’選擇2:1的衰減比。程序下載好后通過(guò)串口連接到上位機(jī)，應(yīng)用labview軟件編寫流程圖程序顯示波形。連接好下載器，給整個(gè)電路供電。論文的實(shí)物是應(yīng)用Altium 。焊接好AD轉(zhuǎn)換部分的元器件后，輸入測(cè)試信號(hào)，前級(jí)放大調(diào)節(jié)到符合AD的轉(zhuǎn)換要求，將轉(zhuǎn)換后的數(shù)字信號(hào)輸出到一個(gè)正常的STM32的開發(fā)板上，再用串口發(fā)送至上位機(jī)串口調(diào)試軟件，檢查上位機(jī)接收到的數(shù)據(jù)，經(jīng)過(guò)數(shù)據(jù)分析，得出數(shù)據(jù)轉(zhuǎn)換正常。前級(jí)調(diào)理電路是數(shù)據(jù)采集器不可缺少的部分，它主要負(fù)責(zé)輸入信號(hào)的電壓衰減和放大，最終使信號(hào)進(jìn)入AD轉(zhuǎn)換器時(shí)能滿足AD轉(zhuǎn)換器的轉(zhuǎn)換范圍，并且它的帶寬決定數(shù)據(jù)采集卡的最大測(cè)量帶寬。電源是每個(gè)電路設(shè)計(jì)中重要的組成部分之一，它的性能好壞直接決定著最終電路工作的穩(wěn)定性，嚴(yán)重的使各部分不能正常工作。采用波形圖的方式顯示采集到的數(shù)據(jù)。VISA提供用于儀器編程的標(biāo)準(zhǔn)I/O函數(shù)庫(kù)，稱為VISA庫(kù)。assign FIFO_wdq = FIFO_wdq_en。b1。b1。b1。 //FIFO寫滿標(biāo)志位output DATA_TR_EN,//FIFO數(shù)據(jù)傳輸準(zhǔn)備端 FIFO_wdq,//寫FIFO時(shí)鐘使能端 FIFO_redq。 FPGA內(nèi)部異步FIFO與UART之間協(xié)調(diào)通訊的控制程序UART的數(shù)據(jù)收發(fā)速率最大115200波特率，而異步FIFO的寫速率遠(yuǎn)高于UART，因此，F(xiàn)IFO的讀數(shù)據(jù)有效端口由UART的準(zhǔn)備發(fā)送數(shù)據(jù)使能端控制。// next_bit 為波特率 － 115200always (posedge clk or negedge rst) if(~rst ) bit_spacing = 0。上位機(jī)發(fā)命令UART接收命令控制部分分析命令分頻控制直流分量增益調(diào)節(jié)終止開始FIFO寫數(shù)據(jù)，讀禁止FIFO寫滿否UART讀FIFO，F(xiàn)IFO寫禁止讀FIFO空是否是發(fā)送給上位機(jī)終止 上位機(jī)向示波器發(fā)送命令 示波器向上位機(jī)發(fā)送數(shù)據(jù) 軟件程序部分 FPGA硬件描述語(yǔ)言verilog HDL程序FPGA的總程序見附錄A。虛擬示波器與上位機(jī)數(shù)據(jù)通訊采用了兩種方式：一是UART方式，串口方式數(shù)據(jù)最大傳輸速率為115200bsp，因此速率不高；二是USB方式，這種傳輸方式的最大傳輸速率可達(dá)到12Mbsp，遠(yuǎn)高于串口。CH372 芯片支持5V 。CH372 芯片在本地端提供了通用的被動(dòng)并行接口，包括：8 位雙向數(shù)據(jù)總線D7～D0、讀選通輸入引腳RD、寫選通輸入引腳WR、片選輸入引腳CS、中斷輸出引腳INT以及地址輸入引腳A0。異步FIFO模塊是調(diào)用Altera的官方固件庫(kù)得到，性能比自己編寫的要好很多。 FPGA硬件電路設(shè)計(jì) FPGA的內(nèi)部邏輯電路FPGA的內(nèi)部邏輯電路有時(shí)鐘分頻電路，異步FIFO緩存模塊，串口發(fā)送和接收模塊，兩路PWM輸出模塊，異步FIFO控制模塊。AS下載方式選用的prom為EPCS1N型號(hào)，是1Mbit的flash存儲(chǔ)設(shè)備，+，常用于Stratix174?？刂撇糠种饕校簩?duì)PWMPWM2的輸出占空比控制來(lái)調(diào)節(jié)直流分量大小和增益大?。粚?duì)FIFO緩存和AD轉(zhuǎn)換器的頻率控制，通過(guò)STM32發(fā)出改變頻率脈沖給FPGA的頻率控制接口來(lái)改變它們的時(shí)鐘頻率。論文的硬件電路設(shè)計(jì)BOOT1引腳接地，即BOOT1恒為0，BOOT0引腳有0和1兩種選擇。USB可提供最大電流500mA的+5V電壓電源，能滿足STM32的工作需求。論文應(yīng)用USART接口的半雙工單線通信方式實(shí)現(xiàn)數(shù)據(jù)和命令的收發(fā)。USART利用分?jǐn)?shù)波特率發(fā)生器提供寬范圍的波特率選擇。由設(shè)計(jì)圖加上運(yùn)算放大器的“虛短、虛斷”的特性，輸入信號(hào)Vi加入直流分量Ui再經(jīng)過(guò)AD8066跟隨輸出Vo，它們之間的關(guān)系為：Vo = 。增益與控制電壓U3的關(guān)系為GdB=40*U3+10。~+500mV范圍內(nèi)以40dB/V（既25mV/dB）進(jìn)行線性增益控制，增益G(dB)與控制電壓U3之間的關(guān)系為：GdB=40*U3+Goi（i=1,2,3），其中VG=（單位為伏特），Goi分別為三種不同模式的增益常量：GO1=10dB，GO2=10~30dB（由REXT決定，當(dāng)REXT=，GO2=20dB），GO3=30dB。當(dāng)REXT=，~+41dB。1腳為控制放大倍數(shù)電壓端，即1腳的輸入電壓是可變電壓U1，由PWM輸出電壓控制。 輸入保護(hù)及阻抗變換電路 增益調(diào)節(jié)電路經(jīng)過(guò)阻抗變換的信號(hào)，還要通過(guò)增益調(diào)節(jié)，增益調(diào)節(jié)芯片選用的是一款電壓控制放大倍數(shù)的高性能AD603芯片。通道選擇輸入端決定了哪個(gè)通道被連接。CD4053/CC4053是三2通道數(shù)字控制模擬開關(guān)，有三個(gè)獨(dú)立的數(shù)字控制輸入端A、B、C和INH輸入，具有低導(dǎo)通阻抗和低的截止漏電流。阻容分壓電路：CwCw2為補(bǔ)償電容，對(duì)于衰減倍數(shù)K為2:1時(shí)，調(diào)節(jié)CwCw2，當(dāng)滿足R18Cw1=（Cw2//C64）（R25+R21），此時(shí)滿足： K = = 。 數(shù)據(jù)采集與信號(hào)處理電路 衰減電路、AC/DC選擇及阻抗匹配電路本系統(tǒng)的測(cè)量電壓的范圍可達(dá)到177。 。kHz只需外接10,。AMS1117系列穩(wěn)壓器有多種固定電壓版，設(shè)計(jì)用于提供1A輸出電流且工作壓差可低至1V。+，電流要求大概300mA左右。使用圖標(biāo)和連線，可以通過(guò)編程對(duì)前面板上的對(duì)象進(jìn)行控制。這是一個(gè)功能強(qiáng)大且靈活的軟件。經(jīng)過(guò)搜集各類上位機(jī)軟件的資料并考慮到時(shí)間的限制，最終選擇了LabVIEW（Laboratory Virtual Instrument Engineering Workbench）。因此，非常適合本系統(tǒng)的設(shè)計(jì)指標(biāo)并且容易控制放大倍數(shù)。它提供精確的引腳可選增益，90 dB至+31 dB，9 MHz帶寬時(shí)增益范圍為+9 dB至+51 dB。 dB平坦度為7 MHz。AD8066具有5 V至24 V的寬電源電壓范圍，可采用單電源供電，帶寬為145 MHz，適合各種應(yīng)用。AD轉(zhuǎn)換芯片輸出的數(shù)字信號(hào)高電平不能高于+，且輸出的低電平和高電平符合FPGA和單片機(jī)的正常工作標(biāo)準(zhǔn)?？紤]到AD轉(zhuǎn)換器需要的最高頻率和FIFO容量的大小，我選用了ALTERA公司的性能不算高、價(jià)格合適的一款FPGA芯片，即Cyclone系列中的EP1C3144C8N。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。STM32F103C8T6是中等容量的STM32產(chǎn)品，?內(nèi)核，具有64K片上閃存以及一系列豐富的外設(shè)接口。兩個(gè)系列都內(nèi)置32K到128K的閃存，不同的是SRAM的最大容量和外設(shè)接口的組合。針對(duì)這個(gè)特點(diǎn)，(Single Wire)技術(shù)，