【正文】 2]。 end 439。b1011: if(BaudTick) begin state = 439。b1100。 // bit 3 TxD = TxD_dataReg[3]。 end 439。b1100: if(BaudTick) begin state = 439。b1101。 // bit 4 TxD = TxD_dataReg[4]。 end 439。b1101: if(BaudTick) begin state = 439。b1110。 // bit 5 TxD = TxD_dataReg[5]。 end 439。b1110: if(BaudTick) begin state = 439。b1111。 // bit 6 TxD = TxD_dataReg[6]。 end 439。b1111: if(BaudTick) begin state = 439。b0010。 // bit 7 TxD = TxD_dataReg[7]。 end 439。b0010: if(BaudTick) begin state = 439。b0011。 // stop1 TxD = 139。b1。 end 439。b0011: if(BaudTick) begin state = 439。b0000。 // stop2 TxD = 139。b1。 end default: if(BaudTick) begin state = 439。b0000。 TxD = 139。b1。 end endcaseendmodule2 串口接收和控制程序module uart_232_rx(sys_clk,sys_rst_n,uart_rxd,LED, pwm1,pwm2,A1,B1,sel )。 input sys_clk 。 //system clock。input sys_rst_n 。 //system reset, low is active。input uart_rxd 。 //uart rxd input 。 //output portsoutput reg [7:0] LED 。output[4:0] pwm1,pwm2。output A1,B1。output[2:0] sel。 //頻率選擇reg [7:0] buff 。 reg [71:0] data_out 。 reg uart_rxd_dly1,uart_rxd_dly4,uart_rxd_dly2,uart_rxd_dly3。//uart rxd input 。 reg rxd_negdge_sig_dly1 。 reg [15:0] counter 。 wire rxd_negdge_sig 。always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==139。b0) begin uart_rxd_dly1 = 139。b0。 uart_rxd_dly2 = 139。b0。 uart_rxd_dly3 = 139。b0。 uart_rxd_dly4 = 139。b0。 end else begin uart_rxd_dly1 = uart_rxd 。 uart_rxd_dly2 = uart_rxd_dly1。 uart_rxd_dly3 = uart_rxd_dly2。 uart_rxd_dly4 = uart_rxd_dly3。 end endassign rxd_negdge_sig = (~uart_rxd_dly3) amp。 uart_rxd_dly4。 always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==139。b0) rxd_negdge_sig_dly1 = 139。b0。 else rxd_negdge_sig_dly1 = rxd_negdge_sig。 endalways @(posedge sys_clk or negedge sys_rst_n) begin if ( sys_rst_n == 139。b0 ) counter = 1639。b0。 else if ( rxd_negdge_sig_dly1 == 139。b1 amp。amp。 counter 57200 ) counter = 1639。b0。 else if ( counter = 57200 ) counter = counter + 1639。b1。 else 。endreg[4:0] pwm1,pwm2。reg[2:0] sel。reg A1,B1,rd_instru_en。always @(posedge sys_clk or negedge sys_rst_n) begin if ( sys_rst_n == 139。b0 ) begin buff = 839。b0。 LED = 839。b0。end else begin rd_instru_en=0。 case ( counter ) 7800 : buff[0] = uart_rxd_dly4 。 13000 : buff[1] = uart_rxd_dly4 。 18200 : buff[2] = uart_rxd_dly4 。 23400 : buff[3] = uart_rxd_dly4 。 28600 : buff[4] = uart_rxd_dly4 。 33800 : buff[5] = uart_rxd_dly4 。 39000 : buff[6] = uart_rxd_dly4 。 44200 : buff[7] = uart_rxd_dly4 。 default : buff = buff 。 endcase if(counter57200) begin LED = buff。 rd_instru_en=1。 end endendalways @(posedge rd_instru_en) if (sys_rst_n ==139。b0) begin pwm1=539。b00000。 pwm2=539。b00000。 // LED1=839。b00000000。 end else begin if (LED==839。b01000000 ) pwm1=pwm1+539。b00001。 else if ( LED==839。b00000001) pwm2=pwm2+539。b00001。 else if ( LED==839。b00000010) A1=0。 else if ( LED==839。b00000100) A1=1。 else if ( LED==839。b00001000)B1=0。 else if ( LED==839。b00010000)B1=1。 else if ( LED==839。b00100000) sel=sel+1。 endEndmodule2 PWM輸出程序module PWM1 ( clk,rst_n,duty_cycle1,duty_cycle2, pwm1,pwm2)。input clk。 //system clock。input rst_n。 //system reset, low is active。input[4:0] duty_cycle1,duty_cycle2。output pwm1,pwm2。//reg define reg pwm_out1,pwm_out2。reg [15:0] counter1,counter2。//wire define wire pwm1,pwm2。always @(posedge clk or negedge rst_n) if (rst_n ==139。b0) begin counter1 = 1639。b0。 counter2 = 1639。b0。 end else begin counter1 = counter1 + 1639。b11000。 counter2 = counter2 + 1639。b11000。 endalways @(posedge clk or negedge rst_n) begin if (rst_n ==139。b0) pwm_out1 = 139。b0。 else if (counter1[15:11] = duty_cycle1) pwm_out1 = 139。b1。 else pwm_out1 = 139。b0。 endalways @(posedge clk or negedge rst_n) begin if (rst_n ==139。b0) pwm_out2 = 139。b0。 else if (counter2[14:10] = duty_cycle2) pwm_out2 = 139。b1。 else pwm_out2 = 139。b0。 endassign pwm1 = pwm_out1。assign pwm2 = pwm_out2。endmodule附錄B