基于fpga數(shù)據(jù)采集系統(tǒng)-資料下載頁
2025-06-26 15:11本頁面
【正文】 family : STRING。 lpm_numwords : NATURAL。 lpm_showahead : STRING。 lpm_type : STRING。 lpm_width : NATURAL。 lpm_widthu : NATURAL。 overflow_checking : STRING。 underflow_checking : STRING。 use_eab : STRING )。 PORT ( usedw : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)。 rdreq : IN STD_LOGIC 。 empty : OUT STD_LOGIC 。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 wrreq : IN STD_LOGIC 。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 full : OUT STD_LOGIC )。 END COMPONENT。BEGIN usedw = sub_wire0(9 DOWNTO 0)。 empty = sub_wire1。 q = sub_wire2(7 DOWNTO 0)。 full = sub_wire3。 scfifo_ponent : scfifo GENERIC MAP ( add_ram_output_register = OFF, intended_device_family = Cyclone, lpm_numwords = 1024, lpm_showahead = OFF, lpm_type = scfifo, lpm_width = 8, lpm_widthu = 10, overflow_checking = ON, underflow_checking = ON, use_eab = ON ) PORT MAP ( rdreq = rdreq, clock = clock, wrreq = wrreq, data = data, usedw = sub_wire0, empty = sub_wire1, q = sub_wire2, full = sub_wire3 )。END SYN。5． 波形仿真1. 主控制模塊波形仿真2. LPM_FIFO模塊生成波形仿真
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