【正文】 輯綜合，并且將設(shè)計(jì)適配到具體的 Altera 器件中，產(chǎn)生輸出文件。這些輸出文件將在設(shè)計(jì)仿真、定時(shí)分析和器件編程時(shí)使用。編譯器首先從定義項(xiàng)目不同的設(shè)計(jì)文件的層次連接中提取信息， 檢查設(shè)計(jì)文件的基本設(shè)計(jì)輸入錯(cuò)誤；然后產(chǎn)生一個(gè)設(shè)計(jì)的組織圖標(biāo)，并且將設(shè)計(jì)文件組合到單一的可以進(jìn)行高效處理的數(shù)據(jù)庫(kù)當(dāng)中。 產(chǎn)生一個(gè)新的項(xiàng)目的同時(shí)， QuartusⅡ 軟件產(chǎn)生默認(rèn)的編譯器設(shè)置，說(shuō)明編譯焦點(diǎn)、編譯器完成的類型、目標(biāo)器件和其他選項(xiàng)。 （ 1） 確定軟件處于編譯模式（ processingpile mode）。 （ 2） 選擇 processingpile settings… 選項(xiàng)，出現(xiàn)一個(gè) piler settings… 對(duì)話框。 （ 3） 選中需要編輯的文件，按右鍵，選擇 ADdcurrent entity at top levelamp。set focus,將當(dāng)前文件設(shè)置為頂層文件。 （ 4） 對(duì)照設(shè)計(jì)實(shí)體 example 的編譯器設(shè)計(jì)方式 (piler settings… ）設(shè)置設(shè)計(jì)實(shí)體（ data_counters）。 （ 5） 運(yùn)行編譯：選中 processingstart pliation 開(kāi)始編譯過(guò)程，編譯器立即編譯設(shè)計(jì)實(shí)體。在設(shè)計(jì)編譯時(shí)，狀態(tài)窗口自動(dòng)顯示編譯過(guò)程的各種信息。 QuartusⅡ 支持對(duì)單個(gè)和多個(gè)時(shí)鐘的延時(shí)分析，所有延時(shí)分析信息包含在編譯報(bào)告中。 設(shè)計(jì)綜合 設(shè)計(jì) 綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條 件，如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。也就是說(shuō)，被綜合的文件是 VHDL文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)說(shuō)，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作 性能 有關(guān)。 如圖 43 所示， Flow Summary 項(xiàng)顯示硬件耗用統(tǒng)計(jì)報(bào)告，其中報(bào)告了當(dāng)前工程的成功狀態(tài)為 successful，表示綜合成功。同時(shí)還表明工程耗用了 Cyclone 系列的芯片 EP1C6T144C8 的 2 個(gè)邏輯單元和 19 個(gè)引腳。 基于 FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì) 18 圖 43 flow summary 的狀態(tài) 在 flow setting 的狀態(tài)顯示中可以看到記錄的綜合工作開(kāi)始的時(shí)間，主要的任務(wù)功能以及綜合名稱。如圖 44 所示。 圖 44 flow setting 的狀態(tài) 如圖 45，在 flow elapsed time 中顯示了分析綜合、時(shí)序分析等各項(xiàng)完成任務(wù)的時(shí)間以及它們的總時(shí)間。 圖 45 flow elapsed time 的狀態(tài) 如圖 46，在此項(xiàng)狀態(tài)中，顯示了頂層設(shè)計(jì)文件的文件名，也顯示了邏輯器件的耗用情況以及引腳的使用情況。 圖 46 分析綜合概要的狀態(tài) 在圖 47 中，說(shuō)明了設(shè)計(jì)的名稱以及設(shè)計(jì)文件的路徑以確定其來(lái)源的正確性。 無(wú)錫太湖學(xué)院學(xué)士學(xué)位論文 19 圖 47 分析綜合資源途徑的狀態(tài)圖 如圖 48 所示，在所有的選項(xiàng)后都 以 on 或 off 標(biāo)注，表明此項(xiàng)在設(shè)計(jì)中的應(yīng)用與否。 圖 48 分析綜合設(shè)置的狀態(tài)圖 如圖 49，如果工程中文件有錯(cuò)誤，啟動(dòng)編譯后在如圖所示的一欄中顯示出來(lái)。對(duì)于此欄中顯示的語(yǔ)句格式錯(cuò)誤，可雙擊此條文，即彈出對(duì)應(yīng)的 vhdl 文件，在深色標(biāo)記條處即為文件中的錯(cuò)誤，再次進(jìn)行編譯直至排除所有的錯(cuò)誤。在有多條錯(cuò)誤的情況下，每次只要檢查和糾正最上面報(bào)出的錯(cuò)誤，因?yàn)樵S多情況下，都是由于某一處的錯(cuò)誤導(dǎo)致了許多條錯(cuò)誤信息報(bào)告。 圖 49 analysisamp。synthesis messages 的狀態(tài)圖 由圖 410 可看出，系統(tǒng)耗用的總的寄存器資源，和每個(gè)小寄存器占用的資源，使自己對(duì)設(shè)計(jì)的寄存器資源占用情況一目了然。 基于 FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì) 20 圖 410 寄存器占用統(tǒng)計(jì)狀態(tài)圖 圖 411 為分析綜合過(guò)程中對(duì)所有資源使用情況的羅列。 圖 411 分析綜合資源使用情況概況圖 設(shè)計(jì)仿真 VHDL 程序設(shè)計(jì)完成后，必須利用 EDA 軟件中的綜合器、適配器、時(shí)序仿真器和編程器等工具進(jìn)行相應(yīng)的處理和下載，才能使此項(xiàng)設(shè)計(jì)在 FPGA 上完成硬件實(shí)現(xiàn)并能進(jìn)行硬件測(cè)試。 設(shè)計(jì)驗(yàn)證包括 功能 （前仿真） 與時(shí)序仿真 （后仿真） 和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序 參 數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 QuartusⅡ 軟件通過(guò)使用 PowerFit 適配技術(shù)和 Logiclock增強(qiáng)技術(shù)提供了設(shè)計(jì)的效率。 QuartusⅡ 軟件支持百萬(wàn)門 級(jí)的設(shè)計(jì)，并且為第三方工具提供了無(wú)縫接口。QuartusⅡ 還提供與其他 EDA 工具的無(wú)縫接口，可以在 QuartusⅡ 集成環(huán)境中自動(dòng)運(yùn)行其他 EDA 工具。 QuartusⅡ 可以識(shí)別 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 VerilogHDL網(wǎng)表文件，并且可以產(chǎn)生這些網(wǎng)表文件，為其他的 EDA 工具提供方便的接口。QuartusⅡ 的編譯器是系統(tǒng)的核心部位，它提供強(qiáng)大的設(shè)計(jì)處理功能，可以添加特定的約束條件，以提高硅片的利用率。 仿真允許徹底測(cè)試一個(gè)設(shè)計(jì)，以確保在給器件編程或者配置之前，設(shè)計(jì)對(duì)每一個(gè)激勵(lì)都可以給出一個(gè)正確的相應(yīng)。 由于設(shè)計(jì)時(shí)需要不同類型的信息，所以可以使用仿真器件完成功能仿真和時(shí)序仿真。 QuartusⅡ 軟件支持多種仿真方法，即支持 testbench、第三方的仿真工具、波形無(wú)錫太湖學(xué)院學(xué)士學(xué)位論文 21 方式輸入。 向量波形文件是 QuartusⅡ 中最主要的波形文件；仿真器操作步驟如下： 1) 打開(kāi) filenew… ，菜單項(xiàng)出現(xiàn)一個(gè)對(duì)話框，在 other files 標(biāo)簽中選擇 vector waveform file，單擊 ok 進(jìn)入波形編輯器，則顯示一個(gè)空的波形文件。單擊 timeend time… ,設(shè)置結(jié)束時(shí)間。如圖 412。 圖 412 新建波形文件示意圖 2) 選擇 viewauxiliary windowsnode fider，然后，在出現(xiàn)的節(jié)點(diǎn)選擇窗口中，單擊 start,查找出輸入輸出引腳，并把需要在波形文件中進(jìn)行仿真的引腳拖動(dòng)到 vwf 文件下的 name 列中。編輯輸入波形，指定波形仿真器的設(shè)置，選擇 processingrun simulation，進(jìn)行仿真。如圖 413 所示。 圖 413 引腳設(shè)置示意圖 仿真結(jié)果及分析 狀態(tài)機(jī)描述方式的時(shí)序仿真和功能仿真分析 圖 414 為狀態(tài)機(jī)描 述的時(shí)序仿真波形 基于 FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì) 22 圖 414 狀態(tài)機(jī)描述方式的時(shí)序仿真波形 由圖 414 可看出，雖然存在一定的延時(shí)效應(yīng)，但是控制模塊的輸入時(shí)鐘 CLK 與送往 TLC5510 得 ADck 是二分頻的關(guān)系，控制邏輯比較簡(jiǎn)單。因此，該電路模塊的速度可以很高。狀態(tài)機(jī)描述方式顯然要比行為描述方式更精確更實(shí)用。對(duì)于 TLC5510來(lái)說(shuō)，它的時(shí)鐘輸入 ADck 最高可達(dá) 20MHz，由二分頻關(guān)系可得，電路只 要能工作在 40MHz 就能滿足要求。 圖 415 狀態(tài)機(jī)描述的功能仿真波形 圖 415 是狀態(tài)機(jī)描述方式的功能仿真波 形。功能仿真和時(shí)序仿真結(jié)果相比，時(shí)序仿真出現(xiàn)了很明顯的延遲現(xiàn)象和毛刺現(xiàn)象，這是由于時(shí)序仿真考慮了器件的延遲特性，而功能仿真則完全忽略了器件的特性，作為理想化的器件來(lái)處理，所以達(dá)到了理想化的結(jié)果。 行為描述方式時(shí)序仿真分析 如圖 416，在行為描述方式下仿真出的時(shí)序波形完全符合 A/D 轉(zhuǎn)換器的要求。由圖上數(shù)據(jù)可以看出，在每個(gè)時(shí)鐘的下降沿都進(jìn)行一次采樣，采得的數(shù)據(jù)被送往FPGA 的內(nèi)部 FIFO 中存儲(chǔ)。而輸出的數(shù)據(jù)也是在一定的延遲之后得到，這也說(shuō)明了不論用那種方式控制 A/D 轉(zhuǎn)換器，都能得到較好得效果，不 過(guò)在速度上，狀態(tài)機(jī)還是要占優(yōu)勢(shì)。 圖 416 行為描述方式下時(shí)序仿真波形 無(wú)錫太湖學(xué)院學(xué)士學(xué)位論文 23 圖 417 位行為描述方式下的 RTL 電路圖，從電路圖中我們可以清晰的看到電路結(jié)構(gòu)。 圖 417 行為描述方式的 RTL 電路圖 基于 FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì) 24 第五章 測(cè)試信號(hào)分析 數(shù)據(jù)采集系統(tǒng)的輸入信號(hào)是模擬信號(hào)，為了保證不失真的對(duì)模擬信號(hào)進(jìn)行抽樣以及恢復(fù)，并且防止信號(hào)的混疊失真，必須要對(duì)模擬信號(hào)進(jìn)行一定的限制。系統(tǒng)中我們采用最常用的正弦波模擬信號(hào)。 正弦波的產(chǎn)生 如圖 51 所示，為正弦波信號(hào)發(fā)生器的結(jié)構(gòu)圖。時(shí)鐘頻 率輸入地址發(fā)生計(jì)數(shù)器和寄存器，地址計(jì)數(shù)器所選中的 ROM 地址的內(nèi)容被鎖入寄存器，寄存器的輸出經(jīng) DAC恢復(fù)成信號(hào)，即由各個(gè)臺(tái)階重構(gòu)的正弦波。當(dāng)時(shí)鐘頻率發(fā)生改變， DAC 輸出的正弦波頻率就隨之改變，但輸出頻率的改變僅決定于時(shí)鐘頻率的改變。 為了控制輸出頻率更加方便，可以采用相位累加振蕩方法，使輸出頻率正比于時(shí)鐘頻率和相位增量之積。采用了相位累加振蕩方法的直接數(shù)字合成系統(tǒng)，把正弦波在相位上的精度定為 n 位，于是分辨率就達(dá)到了 (1/2)n。用時(shí)鐘頻率 fp 一次讀取數(shù)字相位圓周上各點(diǎn)，這里數(shù)字值作為地址，讀出相應(yīng)的 ROM 中 的值，然后經(jīng) DAC 重構(gòu)正弦波。其中相位累加器的作用是在讀取數(shù)字相位圓周上各點(diǎn)時(shí)可以每隔 M 個(gè)點(diǎn)讀一個(gè)值，這樣 DAC 輸出的正弦波頻率就等于基頻 fclk/2n 的 M 倍。通常 n 值在 24～ 32之間。 圖 51 正弦波信號(hào)發(fā)生器的基本結(jié)構(gòu) 正弦波信號(hào)發(fā)生器結(jié)構(gòu)圖中的核心部分相位累加器，由一個(gè) N 位字長(zhǎng)的二進(jìn)制加法器和一個(gè)有時(shí)鐘 fclk取樣的 N 位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加；波形存儲(chǔ)器中所對(duì)應(yīng)的是一張函數(shù)波形查找表，對(duì)應(yīng)不同的相位碼址輸出不同的幅度編碼。當(dāng)相位控制字為 0，相位 累加輸出的序列對(duì)波形存儲(chǔ)器尋址，得到一系列離散同步寄存器 相位累加器 同步寄存器 相位調(diào)制器 正弦 ROM查找表 D/A轉(zhuǎn)換器 頻率字輸入 clk 相位輸入字 正弦信號(hào) 無(wú)錫太湖學(xué)院學(xué)士學(xué)位論文 25 的幅度編碼。該幅度編碼經(jīng) D/A 轉(zhuǎn)換后得到對(duì)應(yīng)的階梯波，最后經(jīng)低通濾波器平滑后可得到所需的模擬波形。相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是一個(gè)頻率周期。如附錄 1，為產(chǎn)生正弦波的源代碼。 在程序中，相位累加器選擇的數(shù)據(jù)款苦是 32，移相加法器的數(shù)據(jù)寬度是 10，即輸出的 D/A 的精度為 10 位。其中各個(gè)模塊是由頂層文件例化形成的，如下的程序就是頂層設(shè)計(jì)文件中 32 位寄存器模塊的例化程序段。 ponent reg32b port(loAD: in std_logic。 din: in std_logic_vector(31 downto 0)。 dout:out std_logic_vector(31 downto 0))。 end ponent。 其他模塊也和 32 位寄存器模塊一樣，由頂層文件例化形成。 圖 52 正弦波發(fā)生器的仿真波形 圖 52 是仿真波形的局部結(jié)果，在上面的功能仿真的結(jié)果圖中，可以看到頻率選擇是是 100，在實(shí)驗(yàn)中 xz 是三位的，所以有八個(gè)選擇，也就 是八個(gè)頻率選擇。下面是輸出 out，從圖中可以看見(jiàn)是 177→ 202→ 222→ 241??變化的，這樣的數(shù)字值剛好構(gòu)成輸出的圖象。理論上，再在下面應(yīng)該顯示輸出 led，它將輸出頻率的值顯示在實(shí)驗(yàn)板的 led 上。 由于沒(méi)有硬件電路板的基礎(chǔ)，所以軟件部分的設(shè)計(jì)沒(méi)辦法進(jìn)行硬件驗(yàn)證。這里對(duì)系統(tǒng)的測(cè)試信號(hào)進(jìn)行分析，用 VHDL 編寫了正弦波發(fā)生的程序。在 A/D 轉(zhuǎn)換器