【正文】 13的數(shù)據(jù)傳輸分為手動和自動兩種。所謂手動就是固件程序進行控制數(shù)據(jù)傳輸?shù)亩嗌倥c時間。而自動傳輸則CPU不參與干預。USB數(shù)據(jù)經端點緩沖區(qū)輸入芯片，也可經端點緩沖區(qū)從芯片輸出。68013的端點緩沖區(qū)被分為大小兩組。EPO和EP1屬于小端點，他們是64字節(jié)端點，只能被CPU訪問，不能夠直接與外部邏輯連接。EP2, EP4, EP6, EP8屬于大端點，芯片為他們提供了2倍，3倍或4倍緩沖區(qū)。其中EP2和EP6是最靈活的端點，他們的大小(512字節(jié)或1024字節(jié))和緩沖的深度都是可以變換的。CY7C68013芯片的結構。16Address24M extXATL12CMasterAddress(16)Data8)BusX20PLL///208051CORE12M/24M/48MAdditi I/O24D+XCURD——GPIFRAMInterfaceengine4KBFIFO圖48 CY7C68013結構框圖電源性能的好壞關系到整個采集系統(tǒng)的成敗。因此設計系統(tǒng)的供電部分起到關鍵作用。而且AD轉換部分還分為模擬電壓和數(shù)字電壓。設計系統(tǒng)中運放OPA2890、AD轉換、CY7C68013和II EP1C3T144等芯片分別需要幾種供電電源，其中OPA2890需要5 V電壓，AD需要5 V電壓。 。系統(tǒng)對電源電路要求嚴格，綜合考慮后電路設計時選用了高頻電源轉換模塊HDN3SD12, LM2575，下面重點介紹LM2575。LM2575系列開關穩(wěn)壓集成電路是National Semiconductor公司生產的具有1A恒流輸出電壓可調的集成穩(wěn)壓模塊，該芯片內部集成了一個固定的振蕩器，只須極少外圍器件便可構成一種高效的穩(wěn)壓電路，可大大減小散熱片的體積，在本系統(tǒng)設計中無需散熱片即可滿足正常工作。芯片內部具有完善的保護電路功能，如電流限制和熱關斷功能等。同時芯片可提供外部輸出控制端口在三端穩(wěn)壓集成電路領域具有廣泛的應用。系統(tǒng)采用5 ，高頻電源模塊HDN3SD12提供5V輸入到正負12V電壓輸出，滿足運放LM2575的供電要求。同時選用了開關穩(wěn)壓集成芯片LM2575，它利用HDN3SD12的12V電源來產生5 V模擬電源提供給AD轉換芯片。芯片LT15 ， 。進而提供給EP1C3T144和AD轉換芯片，電源電路原理圖如圖49圖49電源電路 PCB抗干擾設計在整個數(shù)據(jù)采集系統(tǒng)的設計過程中，為了完成相應的功能，實際設計中用到的有模擬器件和數(shù)字芯片，同時整個電路中既有模擬電路也有數(shù)字電路，由于它們各有不同的特性，因此電路中必然有干擾。而且電路中系統(tǒng)的工作頻率很高，這很容易產生高頻干擾和電磁干擾。因此在設計過程中要考慮很多因素的影響，為了提高系統(tǒng)的穩(wěn)定性，抗干擾措施必不可少。在設計本系統(tǒng)時我的處理方法集中在以下兩個方面。印制電路板走線設計方面:高速電路系統(tǒng)中,對于模擬電路和數(shù)字電路共存的情形，在設計時，相應的器件布局在對應的電路部分，也就是把模擬電路和數(shù)字電路分別走線，地線要盡可能的加粗，地線的寬度最好在3mm以上，因為加粗導線能夠降低導線線路阻抗，從而弱化干擾。同時將電路中沒有占用的面積鋪滿地，元器件的擺放要盡量依據(jù)輸入輸出關系就近放置，使元器件相互之間的走線盡可能的縮短，布線時還要相似功能的走線長度相等且平行。這樣就使整個印制電路板上的模擬地線電勢幾乎相等，同時使線路板上的地線阻抗較小，整個PCB就有很穩(wěn)定的零電平點，從而可以抑制高頻干擾。電路設計方面:系統(tǒng)采用的是40MHz的晶體芯片，在電路中讓晶體距離主控芯片F(xiàn)PGA很近，同時晶體下沒有布置信號線，把地線鋪滿時鐘線的下面，這樣能夠降低時鐘線對其它信號線的干擾，尤其是降低對差分信號線的干擾效果更佳。在供電電源引腳周圍，不可避免的會產生電流噪聲，依據(jù)電子元器件特點和電路設計經驗，采用濾波旁路電容(Filteringbypass caps)來濾除，即應用瓷片電容和膽電容并聯(lián)的形式，來實現(xiàn)旁路、濾波。而且，數(shù)字電路和模擬電路混合設計過程中，數(shù)字部分會對模擬部分產生干擾，設計中應用的解決辦法是，對于電源來說，用電感將電源隔離開。對于接地，先鋪滿地線，再用磁珠接在電源上，進行共地處理，這樣很好的解決了電磁干擾。圖410采集實物按照設計理論和思路，繪制、焊接和制作完成的采集系統(tǒng)的硬件實物分為兩個部分。一個是數(shù)據(jù)采集電路板,另一個是USB接口電路板，數(shù)據(jù)采集電路和USB接口電路的實物分別如圖410和411所示。 圖411 USB實物5 系統(tǒng)軟件設計高速數(shù)據(jù)采集系統(tǒng)的軟件設計工作包括FPGA內部模塊的時序邏輯控制部分、應用LabVIEW軟件編寫上位機界面以及在 C環(huán)境下編寫單片機68013的固件程序，其中FPGA內部模塊是用VHDL語言實現(xiàn)的。Lab VIEW使用的是G語言即圖形化編程原理，由美國NI公司研發(fā)。下面分別給予介紹。 VHDL設計 FPGA內部的FIFO存儲模塊負責在68013的USB與ADC采集芯片之間的數(shù)據(jù)傳輸與控制。而USB接口模塊則根據(jù)FIFO中的數(shù)據(jù)狀態(tài)標志，把緩存的數(shù)字信號通過USB傳給計算機。也就是說FPGA產生數(shù)據(jù)采集、信號調理、FIFO和所需的全部控制信號。實現(xiàn)對傳輸數(shù)據(jù)的緩存存儲、讀入寫出控制、時鐘信號以及對ADC的控制等功能模塊。在本文設計的數(shù)據(jù)采集系統(tǒng)中，F(xiàn)PGA內部被劃分為四個主要模塊:FIFO, USB接口控制、ADC轉換控制和分頻模塊。模塊形式的應用在設計程序和完成對應功能方面簡潔清晰明了并且易于查錯、調試和歸檔。FPGA軟件設計框圖如圖5l 。 FIFOUSB接口控制ADC控制時鐘40MHZPLLFPGA時序圖5lFPGA軟件設計框圖 AD控制模塊設計 AD9226采用由FPGA的鎖相環(huán)分頻產生的時鐘信號來驅動，F(xiàn)PGA的晶振是40MHz經四分頻產生10MHz的時鐘提供給AD9226 AD內部所有的動作應用同一個時鐘源控制所有的轉換，AD采樣在時鐘信號的上升沿有效。圖52是AD時序圖。從時序圖中可以看出，AD9226在時鐘信號的上升沿捕獲采樣值，經七個采樣周期后，可以得到采樣轉換值。編寫的源程序見附錄2。圖52 AD時序VHDL源程序經驗證仿真調試程序通過，編譯后的圖形如圖53圖53 AD9226功能圖 系統(tǒng)的晶振時鐘是40MHz，利用FPGA芯片的鎖相環(huán)，根據(jù)AD采集電路工作頻率，分頻模塊集成在FPGA芯片中，針對本系統(tǒng)的采集速度和應用范圍，設置了四檔頻率:4分頻、8分頻、16分頻和64分頻。這個選頻模塊也集成在FPGA芯片中，由單片機的相應的端口控制線來控制，其中四分頻模塊是由VHDL語言編程實現(xiàn)的，其中4分頻的程序如下，編譯驗證程序實現(xiàn)了時鐘功能。process(clk) begin if rising_ edge(clk) then if cont=11then coat= 00 fout=39。139。 else cont=cont+l font=39。039。 end if。 end if。 end process。 end rtl。 FIFO控制模塊 存儲模塊在數(shù)據(jù)采集系統(tǒng)中用來緩存AD轉換的數(shù)字量，根據(jù)FIFO中數(shù)據(jù)狀態(tài)發(fā)出相應的控制信號，進而將數(shù)據(jù)傳輸給CY7C68013的USB總線，最后傳給計算機進行處理和顯示。本系統(tǒng)中FIFO是一種理想的數(shù)據(jù)存儲器，只要給定時鐘和控制信號就可以依次讀或寫數(shù)據(jù)，不需要像普通存儲器需要專門的多路地址線，這樣為建立控制流程提供了很大的便利。 在FPGA的LPM庫中有很多系統(tǒng)模塊可以作為底層設計元件直接調用，縮短設計周期，因此緩存采用QuartusII軟件內帶的兆功能處理器對LPM_ FIFO進行參數(shù)設計，設計的FIFO能夠滿足系統(tǒng)存儲和傳輸數(shù)據(jù)的需要，F(xiàn)IFO存儲器編譯圖如圖54。圖54 FIFO編譯圖 本系統(tǒng)中，F(xiàn)IFO由VHDL語言編程實現(xiàn)，為了充分表達本采集系統(tǒng)的設計思路，以及實現(xiàn)FIFO控制功能邏輯的簡潔化，用可編程邏輯語言VHDL進行模塊設計FIFO的二個標志控制位時，結合系統(tǒng)的工作流程，對其進行了優(yōu)化處理，經調試和驗證達到了很好的效果，F(xiàn)IFO準確地實現(xiàn)對數(shù)據(jù)存儲和傳輸?shù)目刂?，這充分體現(xiàn)了可編程邏輯器件FPGA結合硬件描述語言進行VHDL設訓一本系統(tǒng)的優(yōu)勢。具體VHDL程序的編寫見附錄，F(xiàn)IFO仿真圖如圖55。圖55 FIFO仿真圖 USB接口控制模塊設計 本系統(tǒng)中，F(xiàn)PGA內部的USB模塊控制數(shù)據(jù)在FPGA和USB之間實現(xiàn)雙向傳送。利用CY7C68013的USB接口功能與FPGA實現(xiàn)的FIFO實現(xiàn)數(shù)據(jù)的傳送。FIFO模式的傳輸速度能夠滿足本系統(tǒng)數(shù)據(jù)存儲和傳輸?shù)囊?，根?jù)CY7C68013提供的二種接口方式，SLAVE FIFO,端口模式和可編程GPIF模式，本系統(tǒng)選用SLAVE FIFO模式來實現(xiàn)與FPGA進行數(shù)據(jù)的傳輸。68013端點緩沖區(qū)呈現(xiàn)不同的大小，其大小取決于芯片本身運行于高速還是全速。在大批量數(shù)據(jù)傳輸?shù)倪^程中，可以不需要CPU芯片的參與，而是經過內部端點FIFO來傳輸。端點FIFO的時序信號，握手信號，讀寫信號和允許信號都必須被FIFO MASTER控制。如果FIFO被外部控制器控制，則芯片工作在SLAVE FIFO模式。這里選擇EP6端點，SLAVE FIFO模式進行數(shù)據(jù)的傳輸，將AD模塊采集來的數(shù)字信息經USB方式傳遞給PC主機,EP1C3T144和68013的連接示意圖如圖56。 圖56 FIFO連接方式FIFO的數(shù)據(jù)總線FD [y:0]有兩種選擇方式8位或者16位，本課題選用的AD芯片AD9226轉換的數(shù)據(jù)是12位的，因此需要應用16位模式，不用的高4位置為高電平。各管腳的功能如下所述IFCLK:時鐘接口管腳，給FIFO模塊提供時鐘控制信號。FLAGA, FLAGB, FLAGC和FLAGD : FIFO狀態(tài)標志管腳。用于輸出FIFO的存儲空間信號，可以表示FIFO中存儲數(shù)據(jù)的狀態(tài)。SLOE：FD輸出使能信號，當讀FIFO中的數(shù)據(jù)時使用。SLRD， SLWR:分別表示FIFO讀寫信信號。SLCS： FIFO片選信號，低電平有效。 68013固件編程本設計應用的是USB的直通模式，68013的固件編程主要包括USB數(shù)據(jù)輸入SLAVE FIFO模式的設置和上位控制命令的響應程序兩個部分。編程環(huán)境為Keil，整個工程的建立需要引入如下幾個文件:6. ，重枚舉，設備初始化等過程。實際上它是整個工程執(zhí)行的主程序main（）。7. 。8. 。9. 。10. 。11. *.C文件是需要自己編寫的功能函數(shù)。在使用68013芯片進行應用開發(fā)中，利用68013固件框架可以簡化和加速開發(fā)基于68013芯片的外圍設備。固件框架主要包括初始化、處理標準USB設備請求以及USB掛起時的電源管理等?？蚣芡瓿闪艘粋€簡單的任務循環(huán)。首先框架初始化內部的狀態(tài)變量，然后調用用戶初始化函數(shù)TD_Init( ),從該函數(shù)返回后，直到端點0接到一個SETUP包。一旦檢測到SETUP包，框架將開始交互的任務調度，其任務調度的步驟如下:1. 調用用戶函數(shù)TD_Poll( )。這部分程序實現(xiàn)USB外設的主要功能。2. 判斷是否有標準設備請求等待處理。如果有，則分析該請求并響應。3. 判斷USB內核是否收到USB掛起信號。如收到，則調用用戶函數(shù)TD_Suspend()。Cypress公司為了簡化和加速用戶使用EZUSB FX2系列芯片進行USB外設的開發(fā)過程，在開發(fā)包里提供了一個驅動程序（）應用程序模塊以及一個完整的固件程序框架。用戶只需提供一個USB描述符表、添加其他端點接收和發(fā)送數(shù)據(jù)的通信代碼，以及控制外圍電路的程序代碼就可以完成固件程序。固件程序與驅動程序可以獨立的被調試，且調試方便，可以縮短開發(fā)開發(fā)周期。具體編程時，只需按照Cypress公司的開發(fā)例程，根據(jù)該公司提供的開發(fā)套件，在Void TD_Poll(void)函數(shù)中編寫相應的任務處理程序完成需要的功能即可，詳細程序編寫過程在此不做過多敘述，固件程序任務循環(huán)的具體流程圖如圖57所示。開始初始化狀態(tài)變量延遲1S,并重枚舉調用TD_Init(),使能中斷N是否收到SETUP包Y調用TD_poll()Y是否有標準設備請求？ N調用TD_Suspend()是否成功？YNY是否收到USB掛起信號?分析命令，執(zhí)行設備請求掛起處理器N調用TD_Resume()關閉USB設備結束 圖57所示固件程序任務循環(huán)的具體流程圖 LabVIEW設計流程圖本系統(tǒng)設計的LabVIEW上位機由數(shù)據(jù)采集、數(shù)據(jù)存儲和波形顯示輸出三個模塊組成，數(shù)據(jù)采集模塊主要是接收USB傳輸?shù)牟杉畔ⅲ瑪?shù)據(jù)存儲模塊是對數(shù)據(jù)進行存儲管理，波形顯示輸出模塊是將存儲的數(shù)據(jù)在界面中顯示出來。圖58是Lab VIEW軟件流程圖。開