【正文】 式。經(jīng)比較分析各芯片的性價比、功能指標(biāo)和開發(fā)的難易后，課題選用了CYPRESS公司開發(fā)的CY7C68013芯片。表31 USB標(biāo)準(zhǔn)接地定義管 腳主 機(jī)設(shè) 備1VBUS( V)VBUS()2DD3D+D+4接地接地其中，USB信號通過標(biāo)記為D+和D的雙絞線傳輸，它們各自使用半雙工的差分信號并協(xié)同工作，以抵消長導(dǎo)線的電磁干擾。因?yàn)楸鞠到y(tǒng)的采集速率很高,上位機(jī)和下位機(jī)之間傳輸?shù)臄?shù)據(jù)信息非常大,基于此，系統(tǒng)通信接口選用了USB總線?？梢姅?shù)據(jù)采集部分是在FPGA的邏輯控制下完成采樣功能,由于FPGA的高速特性使得整個采集系統(tǒng)的采集速度能夠滿足設(shè)計要求。為了能直接進(jìn)行數(shù)據(jù)讀取，在設(shè)計時加入了緩存FIFO，并用FPGA實(shí)現(xiàn)對ADC與FIFO緩存數(shù)據(jù)傳輸?shù)目刂啤? 由于本設(shè)計采樣速度最大為64Msps，根據(jù)采樣定理AD芯片采用AD9226，該芯片單電源供電、12位精度、65Msps高速模數(shù)轉(zhuǎn)換器，片內(nèi)集成高性能的采樣保持放大器和參考電壓源。由于FPGA運(yùn)行速度快、內(nèi)部延時小、豐富的管腳資源、極高的時鐘頻率、強(qiáng)大的運(yùn)算處理能力和豐富的便十二次開發(fā)的軟核，本系統(tǒng)中的全部控制邏輯由FPGA實(shí)現(xiàn)，這樣系統(tǒng)不僅處理速度和完成效率有了很大的提升,而且系統(tǒng)的組成形式靈活，可以集成外圍控制、譯碼和接口電路，從而很好的解決了采樣速度過高和時序同步的問題。 USB接口A/D采集FPGA 圖32硬件架構(gòu)的圖框 現(xiàn)場可編程門陣列(Field Programmable Gate Array簡稱FPGA)是大規(guī)模集成電路技術(shù)和計算機(jī)輔助設(shè)計技術(shù)發(fā)展的產(chǎn)物，開發(fā)人員可以在基于PC的設(shè)計環(huán)境完成FPGA設(shè)計過程中的源程序編寫、仿真、編譯、測試和驗(yàn)證等全過程。其中原理圖的繪制使用流行的Prote199 se軟件，最后進(jìn)行硬件的調(diào)試。 本設(shè)計的硬件工作主要包括以下內(nèi)容:提出系統(tǒng)實(shí)現(xiàn)方案。 :0~5V。 。 P CDATAUSB總線DATADATAFPGAFIFO緩存A/D轉(zhuǎn)換器信號調(diào)理電路信號輸入CLK2CLK1 USB接口控制模塊FIFO控制模塊ADC控制模塊圖31所示FPGA時序邏輯控制 如圖31所示，被采集模擬信號首先經(jīng)由運(yùn)算放大器構(gòu)成的調(diào)理電路處理，再傳送到模數(shù)轉(zhuǎn)換器進(jìn)行數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換的數(shù)據(jù)存儲在通過FPGA實(shí)現(xiàn)的數(shù)據(jù)緩存單元FIFO （ First Input First Output）。USB通信接口電路實(shí)現(xiàn)數(shù)據(jù)與計算機(jī)的傳輸。數(shù)據(jù)采集模塊主要完成對模擬信號的A/D轉(zhuǎn)換。其中FPGA核心編制邏輯主要負(fù)責(zé)產(chǎn)生各部分的控制信號，完成對整個系統(tǒng)的邏輯編制，并對所采集的數(shù)據(jù)進(jìn)行存儲和傳輸。另外通過把電源和地的管腳成對布置來增加電源和地的禍合電感同樣也可以降低系統(tǒng)總的電感。 ，高速電路板設(shè)計中通過采用自己的電源層，盡量讓電源和地處于同一平面，都可以減少對電源形成的電感。,比如把同一網(wǎng)絡(luò)的電源鋪設(shè)在多層，這樣可以使大電流順利的傳輸,同時線路上產(chǎn)生的壓降也會很小。 在系統(tǒng)設(shè)計過程中，分析電源完整性，可以通過做PCB時進(jìn)行布線后仿真,來檢查系統(tǒng)的信號是否出現(xiàn)去禍電容設(shè)計不當(dāng)、地層設(shè)計不合理、地彈和電流分配不均勻等現(xiàn)象。好的電源完整性，就是指電源具有穩(wěn)定的供電和完整、統(tǒng)一的參考地，并且能夠給系統(tǒng)信號線路提供完整的閉合回路。 電源完整性同樣在高速系統(tǒng)設(shè)計中有著重要地位，實(shí)際電路設(shè)計中，系統(tǒng)供電電源的質(zhì)量是系統(tǒng)穩(wěn)定性和可靠性的主要標(biāo)志。如果不同傳輸線路中信號的相互干擾可以忽略，以及信號在通過傳輸線路后，信號無損耗或者損耗在誤差范圍內(nèi)就表明電路系統(tǒng)具有良好的信號完整性。信號完整性問題的根源在于信號上升時間的減小，信號完整性問題可以概括為以下兩個方面:一是信號傳輸過程中傳輸電路的作用及影響。 信號完整性是指在數(shù)字電路設(shè)計中，信號在系統(tǒng)線路中的傳輸質(zhì)量，如果在規(guī)定的時間內(nèi)，信號可以不失真地從發(fā)送端傳輸?shù)浇邮斩?，就說該信號是完整的。該定理是數(shù)據(jù)處理技術(shù)中非常重要的依據(jù)。 x(t)。 接下來是時序邏輯控制電路，采集系統(tǒng)各模塊正常工作的時序是按照確定的定時邏輯進(jìn)行的，如果定時有問題就會嚴(yán)重影響系統(tǒng)的精度，因?yàn)殡娐分羞壿嬁刂乒δ苁歉鶕?jù)時序電路信號來工作的。 再者是數(shù)據(jù)緩存電路，它是模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)字量暫時的存儲場所，信息經(jīng)存儲電路通過相應(yīng)的接口總線傳輸給數(shù)據(jù)處理設(shè)備。根據(jù)需要選取相應(yīng)的模數(shù)轉(zhuǎn)換芯片就可以將經(jīng)放大電路放大的模擬量轉(zhuǎn)換為數(shù)字量。把待采集信號放大到與所選用的ADC滿量程電壓相對應(yīng)的電平值，這是因?yàn)锳DC的分辨率是根據(jù)滿量程電壓來確定的。CLK1CLK2程控放大器 模擬信號輸入計算機(jī)A/D轉(zhuǎn)換器DATADATA數(shù)據(jù)緩沖時序邏輯控制 圖21數(shù)據(jù)系統(tǒng)采集圖 首先是放大器電路，在進(jìn)行數(shù)據(jù)處理之前，待處理的模擬信號一般是比較弱的低電平信號。 計算機(jī)技術(shù)的進(jìn)步和普及提升了數(shù)據(jù)采集系統(tǒng)的技術(shù)水平。 ，并給出高速數(shù)據(jù)采集系統(tǒng)應(yīng)用實(shí)例，通過對測試結(jié)果比較和分析，來驗(yàn)證系統(tǒng)性能是否滿足設(shè)計要求。 ，控制器CY7C68013芯片，對高速數(shù)據(jù)采集系統(tǒng)進(jìn)行硬件設(shè)計。 ，并分析高頻電路設(shè)計中信號完整性和電源完整性的設(shè)計方法。課題選用現(xiàn)場可編程邏輯器件FPGA技術(shù),在Alters公司的Quart us II開發(fā)環(huán)境中應(yīng)用VHDL語言進(jìn)行FPGA的編程與仿真，研究各模塊的設(shè)計方法和控制流程，以期實(shí)現(xiàn)系統(tǒng)與PC機(jī)連接，在PC上對數(shù)據(jù)進(jìn)行分析、顯示和監(jiān)控等，最后對系統(tǒng)性能指標(biāo)進(jìn)行驗(yàn)證。 本課題內(nèi)容根據(jù)需要和市場需求，旨在完成具有12bit,64Msps的高速數(shù)據(jù)采集系統(tǒng)的研制工作。從國內(nèi)市場來說，產(chǎn)品雖然具有價格優(yōu)勢，但由于歷史及技術(shù)等原因，儀器通常存在攜帶不便、通用性差，適應(yīng)工作現(xiàn)場的能力差等劣勢，很難形成規(guī)?；?、系列化、標(biāo)準(zhǔn)化的通用設(shè)備。因此，本文旨在設(shè)計具有攜帶方便，性能穩(wěn)定，采集速率能滿足大多數(shù)場所要求的高速數(shù)據(jù)采集系統(tǒng)。國外的采集器雖然在性能上有優(yōu)勢，但其價格非常昂貴。處理公司的超高速數(shù)據(jù)采集和處理系統(tǒng)，具有分辨率8bit、最高采樣速率為200Msps。這些新產(chǎn)品相對于老產(chǎn)品的成本更低。美國仙童半導(dǎo)體公司生產(chǎn)的SPT7760系列器件，具有8位采樣精度，采樣速率能夠達(dá)到1Gsps。一些IC器件研發(fā)公司推出了采樣速度達(dá)到1GSPS的轉(zhuǎn)換芯片，這也就使高速數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)成為可能。因而借助于 PC的小體積、易攜帶的采集系統(tǒng)受到更多使用者的喜愛。 隨著計算機(jī)技術(shù)的快速發(fā)展和數(shù)字信號處理理論的日益成熟，比如信號處理速度翻了三番以及計算機(jī)總線帶寬亦有了上百倍的提升，基于此，開發(fā)人員在設(shè)計采集系統(tǒng)時的設(shè)計難度得到很好的降低，減少了系統(tǒng)的開發(fā)周期，并且電子技術(shù)的發(fā)展和系統(tǒng)工藝的進(jìn)步也使系統(tǒng)成本得到很好的控制。把現(xiàn)代信號對實(shí)時處理的要求和FPGA設(shè)計的靈活性相結(jié)合起來，達(dá)到并行算法和硬件設(shè)計兩者的最優(yōu)配置，提升信號處理精度和運(yùn)行速度是現(xiàn)當(dāng)代數(shù)字信號處理領(lǐng)域的主流發(fā)展趨勢。FPGA的集成度很高，其器件密度最高可達(dá)數(shù)千萬門，可以完成極其復(fù)雜的時序與組合邏輯電路功能，尤其適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。從而很好的解決了采樣速度過高和時序邏輯不同步的難點(diǎn)。而在高速數(shù)據(jù)采集系統(tǒng)中，MCU會限制系統(tǒng)的精度，并且隨著速度的提高ADC, RAM和MCU之間的時序同步問題也會顯示出來。 現(xiàn)代高速信號處理技術(shù)及算法理論已經(jīng)研究成熟，設(shè)計者只需要研究和分析系統(tǒng)如何實(shí)現(xiàn)及具體實(shí)現(xiàn)形式。目前完成常用的專用處理器有兩個途徑，一是應(yīng)用微處理器DSP結(jié)合軟件編程完成，二是使用現(xiàn)場可編程門陣列FPGA通過可編程邏輯語言編程來實(shí)現(xiàn)，雖然軟件編程具有很大的靈活性，但由于DSP微處理器的指令是單周期的，它的操作數(shù)有限且受限于指令的串行模式，因而對于大規(guī)模高速運(yùn)算和處理不適用。 用數(shù)學(xué)理論和數(shù)字方式對信號進(jìn)行采集、轉(zhuǎn)換、濾波、分析、編碼和識別等處理，進(jìn)而變換為我們需要的信號形式的方法稱為數(shù)字信號處理，計算機(jī)和專用處理器是數(shù)字信號處理常采用的兩種設(shè)備，前者主要應(yīng)用在大型實(shí)驗(yàn)室和理論研究方面。在數(shù)字信號處理領(lǐng)域中，隨著器件的不斷更新和發(fā)展，芯片處理速度越來越快，在某些場合和領(lǐng)域中對數(shù)據(jù)采集速度也有更高的要求，這就使得高速數(shù)據(jù)采集系統(tǒng)應(yīng)用越發(fā)廣泛。充分利用FPGA編程靈活的特點(diǎn)，使用FPGA實(shí)現(xiàn)磁盤協(xié)議生成相應(yīng)IP核，通過IP核的調(diào)用，可以組成任意的磁盤陣列形式，配合前端的高性能A/D器件，可以組成較為完善的數(shù)據(jù)采集存儲系統(tǒng)。而高端領(lǐng)域基于服務(wù)器的磁盤陣列等的數(shù)據(jù)存儲，主要應(yīng)用于電信、金融等民用領(lǐng)域，存儲速率雖然較高，價格也是極其高昂的?，F(xiàn)在的數(shù)據(jù)存儲系統(tǒng)多數(shù)還是基于傳統(tǒng)PC結(jié)構(gòu)，這種結(jié)構(gòu)在存儲容量擴(kuò)展性，存儲速度，可靠性，容錯性方面都有很大不足。 LabVIEW目 錄1 緒 論………………………………………………………………………1 ……………………………………………………… 2 ……………………………………………………… 2 …………………………………………2 ……………………………………………2 …………………………………………………………………32 數(shù)據(jù)采集與電路設(shè)計………………………………………………………5 ……………………………………………………5 ……………………………………………… 5 ……………………………………………………… 6 ……………………………………………………… 73 系統(tǒng)總體設(shè)計方案…………………………………………………………8 ……………………………………… 8 ………………………………………………………… 9 ……………………………………………………11 USB通信接口……………………………………………………12 ………………………………………………………………12 ………………………………………………13 FPGA內(nèi)部原理圖 ………………………………………………14 Lab VIEW軟件應(yīng)用………………………………………………154 系統(tǒng)硬件設(shè)計 ……………………………………………………………16 …………………………………………………………16 …………………………………………………………16 …………………………………………………………17 …………………………………………………17……………………………………………18 FPGA設(shè)計 ……………………………………………………………19 USB接口電路設(shè)計……………………………………………………23 ………………………………………………………………24 PCB抗干擾設(shè)計………………………………………………………255系統(tǒng)軟件設(shè)計………………………………………………………………28 VHDL設(shè)計 ……………………………………………………………29 AD控制模塊設(shè)計 ………………………………………………29 ……………………………………………………30 FIFO控制模塊 …………………………………………………31 USB接口控制模塊設(shè)計…………………………………………32 68013固件編程………………………………………………………33 LabVIEW設(shè)計流程圖…………………………………………………34 ……………………………………………………35結(jié) 論………………………………………………………………………38參考文獻(xiàn) ……………………………………………………………………39致 謝………………………………………………………………………411 緒 論 隨著科技與信息技術(shù)不斷發(fā)展，使得信息采集、傳輸和存儲的速度不斷提高，數(shù)據(jù)存儲的容量不斷加大。 FIFO。 LabVIEW Abstract Along with the fast development of microelectronic technology and puter technology, the digitization of continuous analog signal has been applied to the scientific research, production and living field, and also the data acquisition and process system based on it is applied widely. Because then requirement of performance data acquisition and process system is increasing, it is being very popular that has higher accuracy and speed of collecting data. In this paper, I design a highspeed data acquisition system. The system bases on the FPGA performan