【正文】 當(dāng)輸出 LVDS 格式數(shù)據(jù)時， LVDSBIAS 必須通過更多論文 12 接地， 來 調(diào)整 LVDS 輸出電流。因此 AD8351 是設(shè)計(jì) 高精度 采樣系統(tǒng)的最佳選擇 ， AD8351 還可實(shí)現(xiàn)信號的單端變差分 [9]。 AD8351 是 ADI公司推出的一款低功耗、 高 帶寬差分放大器。模擬信號采用差分輸入可以改善很多性能，其中最主要的一點(diǎn)就是差分結(jié)構(gòu)對模擬輸入信號的偶次諧波有較高的抑制性，而且對共模噪聲有著非常好的抑制作用。 后級信號經(jīng)過調(diào)理之后輸入 AD8351 中，AD8351 主要是將輸入的單端信號轉(zhuǎn)換為 AD9480 需要 的差分信號。 前端采集電路設(shè)計(jì) AD 前端調(diào)理電路 前端調(diào)理電路目的就是將被測信號調(diào)理到 AD9480 模擬輸入的電壓范圍。 更多論文 11 第三章 數(shù)據(jù)采集 與觸發(fā) 電路設(shè)計(jì) FPGA 高速采集和采集后的觸發(fā)控制是系統(tǒng)設(shè)計(jì)的關(guān)鍵部分，它直接決定了數(shù)據(jù)的正確性和穩(wěn)定性。 由于使用的核心板上沒有電源設(shè)計(jì)，核心板供電都是靠底板的兩個 AMS1117 分別對 I/O和核心進(jìn)行供電。 ARM 外圍電路 由于使用 ARM核心板，因此 ARM的外部電路 比較 簡單，設(shè)計(jì)中重復(fù)的 存儲器部分都被省略了，不同的是根據(jù)不同的設(shè)計(jì)要求，使用不同的外圍 設(shè)備。 ARM 核心板一般由 以 下幾個部分組成： ARM 處理器、 SDRAM 存儲器、 NAND FLASH、晶振、 有些甚至還包括 Nor FLASH 和系統(tǒng)電源芯片，它集成度都很高，基本上可以經(jīng)過添加簡單的外部電路之后即可使用。 ARM 核心板組成 隨著 ARM處理器的功能越來越強(qiáng)大， 處理器的封裝和 PCB 設(shè)計(jì)也變得越來越困難，一般的 ARM9 處理器都是 BGA 封裝，需要用六層板來布線，因此為了節(jié)約成本，一般的開發(fā)板設(shè)計(jì)者都把核心 處理器和一些基本的芯片集成在一個六層的核心板上，六層板將大部分未使用的硬件資源都用 I/O 引出，而其他的外圍電路都放在兩層的底板上。S3C2410 被廣泛應(yīng)用于手持設(shè)備以及普通的嵌入式應(yīng)用的集成系統(tǒng)，為了降低整個系統(tǒng)的成本， S3C2410還包含下列部分： LCD 控制器（ STNamp。 更多論文 10 S3C2410 簡介 S3C2410是三星公司推出的采用 RISC結(jié)構(gòu)的 16/32位微處理器。 4. 基于此 CPU 的 開發(fā)板購買方便，價(jià)格便宜 ，代碼豐 富。 2. CPU 內(nèi)嵌 LCD 控制器可以驅(qū)動 TFTLCD，利于降低系統(tǒng)設(shè)計(jì)難度。 主控 CPU 選型 主控 CPU相當(dāng)與人的心臟，整個系統(tǒng)運(yùn)行的快慢與它有直接關(guān)系，常見的嵌入式處理器有單片機(jī)、 ARM、 DSP 等，它們都有各自的特點(diǎn)，運(yùn)用的場合各有不同，設(shè)計(jì)的難度也不一樣。由于 EP3C25 的配置文件大小為 ，因此外圍 的 PROM 配置芯片選用 EPCS16； FPGA 除了核心供電 外， I/O 供電上還必須區(qū)分，因?yàn)?FPGA 的 bank5和 bnak6 與 AD的 LVDS 直接相連，因此在這兩個 bank 上的 I/O 供電必須是 ；全局時鐘的發(fā)生電路 主要由 50M的有源晶振組成， 在 晶振 電源上 加入磁珠 和電容用來吸收和濾除 高頻分量，保證 電源輸入的穩(wěn)定，時鐘輸出 端串聯(lián)一個 33Ω 電阻保持時鐘輸出信號完整性 ； JTAG 電路中的 VCCIO 必須使用 與其他的電路使用 不同；配置方式的選擇依然可以通過 MSEL[0..2]的不同接法決定。以該最小系統(tǒng)板作為控制核心，外加所需的接口電路就可以實(shí)現(xiàn)各種設(shè)計(jì) [5]。 FPGA 核心電路設(shè)計(jì) FPGA 各系列的最小系統(tǒng)板的單元組成基本相同，僅具體電路中存在著差異。 在有些高速設(shè)計(jì)的情況下需要使用第三方的板級驗(yàn)證工具進(jìn)行仿真驗(yàn)證，如Mentor Hyperlynx 等可以通過對設(shè)計(jì)的 IBIS、 HSPICE 等模型的仿真，能較好的分析高速設(shè)計(jì)的信號完整性、電磁干擾等電路特性。在高速電路設(shè)計(jì)中，對時序約束和布 局布線有很高的要求，這是在設(shè)計(jì)初期就已經(jīng)決定好的。 基本邏輯單元組成的網(wǎng)表，它與芯片的實(shí)際結(jié)構(gòu)還是有差別的，這時需要 使用FPGA 廠商自己的工具，根據(jù)所選芯片的型號，將綜合輸出的邏輯網(wǎng)表適配到具體FPGA 上，這就是實(shí)現(xiàn)過程。 綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致， 那就要做綜合后仿真，它一般就是指 帶門延時的 仿真。通常我們的做法是直接使用器件廠商自帶的綜合工具進(jìn)行綜合，在根據(jù)目標(biāo)優(yōu)化方面做的很不足。通過仿真能及時的發(fā)現(xiàn)設(shè)計(jì)中的錯誤，加 快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。 使用 HDL描述完電路后，要用專業(yè)的仿真工具對設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。 科學(xué)的 FPGA設(shè)計(jì)方法大體分為一下幾個步驟 []，具體的分析見參考文獻(xiàn) ： 更多論文 8 電路設(shè)計(jì)與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA工具。 FPGA 的設(shè)計(jì)其實(shí)是一個非常復(fù)雜嚴(yán)密的過程，特別是對高速實(shí)時系統(tǒng)來說，F(xiàn)PGA 的設(shè)計(jì)需要一個科學(xué)合理的設(shè)計(jì)流程，它開始于系統(tǒng)設(shè)計(jì)的初期，有極強(qiáng)的針對性和嚴(yán)密性。 AD 采樣時鐘由 FPGA 片內(nèi) PLL倍頻獲得，而且多個片內(nèi) PLL 更加有利于 AD時鐘的分頻與控 制 [5][6]。 EP3C25 擁有 24624 個邏輯單元，內(nèi)部集成 66個 M9K 嵌入式存儲器模塊 ，內(nèi)部 RAM 資源多達(dá) 608Kbits， 66 個嵌入式 18*18 乘法器， 4 個內(nèi)部 PLL， 最大用戶 I/O 引腳數(shù)量 148 個， 83個 差分通道 。 系統(tǒng)所選用的 EP3C25Q240C8N 是 Altera Cyclone 系列的第三代產(chǎn)品。 內(nèi)嵌專用硬核 與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要是那些通用性相對較弱，不是所有 FPGA 器件都包含硬核。 底層嵌入功能單元 的概念比較模糊，這里我們指的是那些通用程度比較高的嵌入式功能模塊，比如 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP和 CPU 等。 由于在設(shè)計(jì)過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。 器件選型是一個綜合性問題，需要將設(shè)計(jì)的需要、成本的壓力、規(guī)模、速度等級、時鐘資源、 I/O 特性、封裝、專用功能模塊等諸多因素綜合考慮。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表 。 FPGA 的 可編程邏輯單元 基本 是由查找表（ LUT）和寄存器（ Register）組成的 。在設(shè)計(jì)初期，就應(yīng)該根據(jù)設(shè)計(jì)要求選擇一款 合適 的 FPGA 芯片 [4]。FPGA 選擇和設(shè)計(jì)很大程度上決定了系統(tǒng)的性能， 決定了系統(tǒng) 傳輸處理 的效率 ， 成為了 系統(tǒng)設(shè)計(jì)的關(guān)鍵。 ： AD9707 包含一個 的 內(nèi)部基準(zhǔn) 電壓參考 。 ：設(shè)備可以通過引腳短接配置，也可以通過 SPI 控制進(jìn)行高級編程。 ：可選擇的高速單端 、 差分 CMOS 時鐘輸入。 ： 自校準(zhǔn)可以正確發(fā)揮 AD9707 的 14bit INL 和 DNL 性能。 DAC滿刻度電流可以為低功耗操作而減小。 AD9707 的具體特性如下： ： 完整的 CMOS DAC 操作電壓 。 AD9707 精度高達(dá) 14 位 ， 采樣率 為175MSPS，內(nèi)部 集成邊沿觸發(fā)式輸入鎖存 器 ， 1V 溫度補(bǔ)償帶隙基準(zhǔn)電壓源 和 自校準(zhǔn)功能 ， 使 AD9707 能提供真 14 位 INL 與 DNL 性能 。 DA 芯片選型 為了 輸出 高性能的模擬信號， DAC 采用采樣率高達(dá) 175M 的高速 DAC。同 時 內(nèi)部還包括了一個可以接受 TTL、 CMOS、 LVPECL 等輸入電平的基準(zhǔn)電壓源，以確保AD9480 更容易的 使 用。因此， AD9480 是本設(shè)計(jì)中所需 ADC 的最佳選擇。當(dāng)工作在 LVDS 輸出模式時， AD9480 通過單一輸出通道以全時鐘速率輸出數(shù)據(jù)，以達(dá)到最佳的輸出性能 [2]。 AD9480 支持多路分配的 TTL/CMOS 輸出邏輯和低電壓差分信號 (LVDS)輸出。FP G AAD ARM模擬通道SD RAMPL LDA GP IO觸發(fā)電路GP IO 晶振復(fù)位 JTA GFLASHSD RAML CDU ART數(shù)據(jù)總線控制線配置線模擬輸入模擬輸出時鐘地址總線更多論文 5 該 DNL 技術(shù)指標(biāo)比具有相同轉(zhuǎn)換速率的同類 IC 高兩倍。 具體的數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)圖如下圖 21所示： 圖 21 數(shù)據(jù)采集卡硬件結(jié)構(gòu)圖 ADC 芯片選型 A/D 轉(zhuǎn)換器是整個采集系統(tǒng)的核心，系統(tǒng)前端 模擬 電壓調(diào)理 電路 、 FPGA 數(shù)據(jù)采集和后端的采集控制部分都與 A/D 直接 相關(guān) ， A/D 芯片的選擇 不但 關(guān)系到系統(tǒng)設(shè)計(jì)的性能 ，而且直接決 定了整板設(shè)計(jì)的難度。數(shù)據(jù)模擬輸出部分使用采樣率高達(dá) 175MSPS 的 AD9707,將 FPGA 中的數(shù)據(jù)送至 AD9707 既可以得到想要的模擬信號。 觸發(fā)電路給采集系統(tǒng)提供穩(wěn)定的觸發(fā)信號，保證采集波形的穩(wěn)定 。 更多論文 4 第二章 系統(tǒng)設(shè)計(jì)方案和主要器件選型 系統(tǒng)設(shè)計(jì) 方案 整個 系統(tǒng)是由前端 模擬通道、觸發(fā)電路 、 FPGA 數(shù)據(jù) 采集 預(yù)處理 、 數(shù)據(jù) 模擬輸出和 ARM 數(shù)據(jù) 處理 顯示 五 部分組成。分析了以上情況之后，決定采用 DMA傳輸方式，代替之前的方案。 2. 采集數(shù)據(jù)同步問題 A/D 轉(zhuǎn)換的數(shù)據(jù)進(jìn)入 FPGA 之后，經(jīng)常會出現(xiàn)數(shù)據(jù)移位的問題，主要的原因是數(shù)據(jù)與地址不同步造成的，由于采集的速度高達(dá) 100M 以上，采集時鐘的周期為 10ns以下， 數(shù)據(jù)存儲 的地址與采集的時鐘很容易出現(xiàn)移位，造成存儲地址建立時間不足，地址產(chǎn)生錯誤的問題。 6. 使用 ARM 配置 FPGA，達(dá)到動態(tài)配置的目的。 4. 前端采集與 FPGA 預(yù)處理，整個系統(tǒng)的邏輯控制。 2. 各芯片間數(shù)據(jù)通信方案選擇，各部分處理速度分析。 數(shù)據(jù)采集卡主要的性能指標(biāo) 根據(jù)設(shè)計(jì)要求，本課題研制的 數(shù)據(jù)采集卡 主要有以下的 技術(shù)指標(biāo)和要求： 1. 單通道模擬輸入，信號最高采樣率為 250MSPS； 2. 分辨率： 8bits； 3. 單通道模擬輸出， 14 位分辨率，采樣率最高 175MSPS； 4. 支持電平、上升 /下降沿等常見觸發(fā)； 5. 支持 RS232 輸出； 6. 八路數(shù)字 I/O 輸出； 主要 研究 工作 和難點(diǎn) 論文的主要任務(wù)是基于 ARM和 FPGA 的高速數(shù)據(jù)采集卡的硬件設(shè)計(jì)，并且針對具體的方案討論如何提高采集的性能。 設(shè)計(jì)的數(shù)據(jù)采集卡后端使用 ARM處理器，采集的數(shù)據(jù)直接可以通過 ARM 處理器外接的 LCD 顯示，而數(shù)據(jù)處理部分大部分都可以在 FPGA 中實(shí)現(xiàn)，因此不需要通過高速總線將數(shù)據(jù)輸出 。 本課題主要是研制高性能測試儀器設(shè)計(jì)的一部分，因此課題中設(shè)計(jì)的數(shù)據(jù)采集卡 屬于非標(biāo)準(zhǔn)數(shù)據(jù)采集卡，它 與通用的標(biāo)準(zhǔn)數(shù)據(jù)采集卡還是有較多不同之處，主要體現(xiàn)在以下幾個方面： ，可以自成系統(tǒng)， 因此 不需要與外部的高速總線相連。 數(shù)據(jù)采集卡在 測試儀器中的應(yīng)用 由于 近幾年 電子行業(yè) 對高端 測試 儀器 的 需求 激增 ， 目前各高校 、科研院 所 陸續(xù)開展了 相關(guān)的 研究 ， 數(shù)據(jù)采集 卡 作為高端測試儀器里面重要的一 環(huán) 也越來越受到大家的重視 。儀器的研制不但可以打破國外企業(yè)對我國中高端測試儀器的壟斷，而且推動了我國的工業(yè)測試技術(shù)的發(fā)展 。在國內(nèi)采樣率 達(dá)到 500MSPS 的數(shù)據(jù)采集卡還是十分常見的， 不過居高不下的 價(jià)格 讓 客戶難以接受， 特備是數(shù)據(jù)采集系統(tǒng)有特殊要求的非標(biāo)準(zhǔn)數(shù)據(jù)采集卡的價(jià)格更是難以接受， 因此以電子科技大學(xué)為代表的一批科研院校都選擇了自主研發(fā)。 如果 想要達(dá)到以上兩個目標(biāo)必須選擇合適的 AD 轉(zhuǎn)換器， 而超高速 AD轉(zhuǎn)換器的關(guān)鍵技術(shù)一直都只被安捷倫、泰克等測試儀器廠家所掌握，近幾年 ATMEL、 NS等 公司才有所突破，但是高速 AD轉(zhuǎn)換器價(jià)格十分昂貴， 而且 國外 主要的 ADC生產(chǎn)廠家對 ADC出口有嚴(yán)格的控制， 加上我國高速芯片研發(fā)的落后， 這大大制約了我國的測試設(shè)備的發(fā)展 [1]。按照不同系統(tǒng)的設(shè)計(jì)要求，我們可以選擇不同 A/D轉(zhuǎn)換芯片，來到達(dá)精度的要求。 數(shù)據(jù)采集技術(shù) 作為 信息科學(xué)的重要組成部分，已廣泛應(yīng)用 于 國民經(jīng)濟(jì)和國防建設(shè)的各個領(lǐng) 域， 尤其是 嵌入式 技術(shù)的發(fā)展與普及，數(shù)據(jù)采 集技術(shù) 將 有廣闊的發(fā)展前景。 關(guān)鍵 詞 ：高速數(shù)據(jù)采集 觸發(fā) 高速 PCB 設(shè)計(jì) 更多論文 II Abstract Date acquisition is the premise of measure, the foundation of analysis and the begi